Verilog2路选择器

项目一：2路选择器

设计端口

module mux2(

    a,

    b,

    sel,

    out

);

    input a;

    input b;

    input sel;

    output out;

    //二选一多路器。，sel=1时取a

    assign out = (sel==1)?a:b;

endmodule

仿真端

`timescale 1ns/1ns //时间精度，第第一个为单位，第二个为精度

//初始化输入与输出，用原函数与目标连接，给输入和输出赋值

module mux2_tb();

   reg s_a;

   reg s_b;

   reg sel;

   wire out;  //定义为输入型和输出型

    mux2 mux2_test( //用设计定义的函数进行连线

    .a(s_a),

    .b(s_b),

    .sel(sel),

    .out(out)

    );  //连线

initial begin    //进行给数值验证

    s_a=0;s_b=0;sel=0;

    #200;

    s_a=0;s_b=0;sel=1;

    #200;

    s_a=0;s_b=1;sel=0;

    #200;    

    s_a=0;s_b=1;sel=1;

    #200;    

     s_a=1;s_b=0;sel=0;

    #200;

     s_a=1;s_b=0;sel=1;

    #200;

     s_a=1;s_b=1;sel=0;

    #200;

     s_a=1;s_b=1;sel=1;

    #200;

  end

Endmodule