xilinx fpga 学习笔记6：行为仿真

6.2.1 测试向量

  HDL还可以描述变化的测试信号，描述测试信号的变化和测试过程的模块叫做测试平台testbench，它可以对任何一个HDL模块进行动态的全面的测试，通过对被测试模块的输出信号的测试，可以验证逻辑系统的设计和结构，并对发现的问题及时的修改。

    测试平台是为逻辑设计仿真而编写的代码，它能直接与逻辑设计接口，通过向逻辑设计施加激励，检测被测模块的输出信号，测试平台通常使用VHDL，Verilog，C或者Open Vera编写，同时还能调用外部的文件和C函数，测试平台可以使用同逻辑设计不同的描述语言，仿真器通常提供支持不同描述语言的混合仿真功能。

    硬件描述语言如Verilog和VHDL等，都提供了两种基本的建模方式：行为级和寄存器传输级。寄存器传输级是对硬件逻辑进行可综合性的描述，使用的是HDL语言中可综合的描述部分。寄存器传输级代码可以由逻辑综合工具直接转换成门级电路，行为级描述时对硬件逻辑更为灵活和抽象的描述，描述的重点在于硬件逻辑的功能，通常不考虑时序问题。行为级代码通常不能被逻辑综合工具转换成门级电路。测试平台以行为级描述为主，不使用寄存器传输级的描述形式。

    测试平台主要由两个组件构成：激励生成和响应检测。DUT(Device Under Test)是待测的逻辑电路。通常，DUT是使用硬件逻辑描述语言HDL编写的寄存器传输级电路。

  激励生成模块的主要功能是根据DUT输入接口的信号时序，对DUT产生信号激励，将测试信号向量输入到DUT中。响应检测模块根据DUT输入接口的信号时序，响应DUT的输入请求，并检查输出结果的正确性。建立测试平台时，首先应针对DUT的功能定义测试向量；然后根据每一个测试向量的要求分别设计激励生成和响应检测模块，要求激励生成模块能够能在DUT的接口上产生该测试向量所需的信号激励，响应检测模块能够对DUT在这种信号激励下的结果进行响应和检测；最后将激励生成模块、DUT和响应检测模块相连，组成验证环境，在仿真器上进行仿真，根据响应检测模块的检测报告来判断测试向量是否通过测试。