HDLBits 刷题总结【0~18】

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

前言

寒假失去了调试开发板的环境，找到了在线学习Verilog网站，希望对自己的代码能力起到一个查漏补缺的作用。

---

一、HDLbits 是什么？

HDLBits是一个在线Verilog学习网站,包含一系列Verilog基础知识,从最简单的wire、逻辑门到组合时序电路的概念，模块层级概念，testbench编写等。

二、Verilog基础语法

1.assgin驱动的含义

题目：a,b信号经过与门的输出驱动wire out信号
注意：
1、一个wire信号不能被多个信号同时驱动
2、一个没有被驱动的信号通常会处于未定义的状态，综合起一般会将其信号值驱动为0

module top_module( 
    input a, 
    input b, 
    output out );
	assign	out = a & b;
endmodule

2.Vector

Vector:一组wire信号的集合
a、声明向量
1、索引范围是可以包含负值的
2、定义在向量名之前的是向量的位宽，定义在之后是向量数组的长度，也就是个数
这里还有一个比特顺序的概念，与声明时有关；例如声明[3:0]w，LSB是w[0],如果反过来声明[0:3],那么w[3]是LSB。所以声明和使用时必须保持一致。

input wire [3:-2] // 6-bit wire input (negative ranges are allowed)
reg [7:0] mem [255:0];   // 256 unpacked elements, each of which is a 8-bit packed vector of reg.

b、变量隐式声明的危害

信号变量有两种声明方式 ，一是使用wire或者assign语句进行显式声明和定义，二是综合器的隐式声明和定义。
当你将一个未定义的信号连接到模块的输入输出端口时，综合器会自动将其声明为1bit wire型信号

解决方法
通过添加`default_nettype none 宏定义会关闭隐式声明功能，这样使用隐式声明会直接报错

wire [2:0] a, c;    // Two vectors 
assign a = 3'b101;  // a = 101 
assign b = a;       // b =   1  隐式声明并定于了 b
wire assign c = b;  // c = 001  <-- bug 来了 b 被 coder 默认为和 a 相同的 3'b101，但其实 b 只有 1 bit宽
my_module i1 (d,e); // d e 都被隐式声明为  1 bit wire
                    //如果模块期望的是 vector 那么 BUG 就产生了

三、逻辑与 按位与

与：& 按位与；&& 逻辑与；
或：| 按位或；|| 逻辑或；
非：~ 按位非；！ 逻辑非；

描述一个四输入与门、或门、异或门可以直接用逻辑与

module top_module( 
    input [3:0] in,
    output out_and,
    output out_or,
    output out_xor
);
    assign out_and = & in;
    assign out_or  = | in;
    assign out_xor = ^ in;
endmodule

四、 for循环与generate生成块

Problem16:给定一个8bit输入向量，将其反向输出

for循环只是行为级的描述，而不是描述电路结构，因此for循环必须置于always块这样的过程块中。
Verilog语法需要提前定义integer变量，否则会报错。

integer i;
always @(*) begin
	for (i=1;i<=8;i++)
	  out[i] <= in[8-i];
end

生成块可以动态生成语句，例化something,他并不是描述电路的一种行为。
生成块可以例化assign语句，模块，信号和变量的声明以及always initial 这样的过程快。

generate
	genvar i;
	for(i=0;i<8;i++) begin : my_block_name
		assign out[i] = in[8-i-1];
	end
endgenerate

五、重复运算符

重复操作符的应用场景之一是在有符号数的扩展。有符号数的扩展是将符号位填充待扩展的比特。比如要将 4bit 的 4’b0101 有符号数扩展为 8bit ,0 是符号位，那么扩展之后为 8’b0000 0101.将4bit的4’b1101遍为8bit,就要将最高位复制4次，再将原值连接起来，8’b11111101。

module top_module (
    input [7:0] in,
    output [31:0] out );//

    // assign out = { replicate-sign-bit , the-input };
    assign out = {{24{in[7]}},in};

endmodule

这里我犯了一个错误:使用完复制运算符没有在外面再加一个花括号，如果不使用这个花括号就不能跟后面的“in”信号连接在一起，会导致报错。