参考来源:A 1.75-GHz 3-V Dual-Modulus Divide-by 128/129 Prescaler in 0.7-um CMOS 。是一篇1996年的paper。最早提出了相位开关技术。
双模预分频器的两种:第一种是传统的数字逻辑。
这个电路仔细仿了一下,还是很精巧的。
首先是怎么实现5分频。上面的Divide-by-4/5,当Ctrl信号是低的时候,最后一级始终是1,等于两级D触发器级联,实现同步四分频。(注意一点,同步解法一级多一个延迟,所以N级首位相连实现2N分频。异步连接才是2的N次方分频)
Ctrl信号是高的时候,电路如何实现五分频呢?考虑第二个触发器的输出为Q2,第二级触发器输出经过一个延迟,和自身与非操作。这个操作产生的输出信号和原来Q2的反相信号相比,高电平多了一个延迟的宽度(与操作多了一个低电平,取非后多了一级高)。而这个信号经过两次延迟,又回到了Q2。说明Q2信号的高电平有三个延迟,低电平有两个延迟。一个延迟即一个时钟周期,所以整个信号有五个时钟周期,实现了五分频。
可见,第三级延迟导致的与非信号较原始信号的占空比变化,是实现双模分频比的关键。如果改成3级+1级延迟,那么实现的就是6/7分频。如果改成2级+2级延迟呢?就是4/6分频。因为相当于减掉2个延迟宽度的高电平以后再延迟2次,再取反后得到自身