TSMC 40nm工艺使用笔记（i）

1、MOS管的Vth和gate面积有关。使用短finger，多个并联可以有效降低Vth。

exp：length=200n,width=1u,number of fingers=1，m=1 Vth=402mV

length=200n,width=250n,number of fingers=4，m=1 Vth=394mV

原因猜想：gate面积越大，反型层下方积累电荷越多。

2、MOS管饱和区定义：width变短后，一般而言Vds=Vov已无法满足保护条件。此时工作情况仍接近线性区。

exp:length=200n,Vth=402mV,Vgs=452mV（Vov=50mv）仿真得Vds=50mV处，gds=900uS，Vds=100mV处，gds=60us，Vds=150mV，gds=20us。

即对于短沟道的管子，若Vov较小，一般都要求Vgs>100mV才能近似保护区的特性

3、bias的产生：采用同种工艺的管子，设置相同的宽度和长度，可以最大程度地抵消温度变化，得到比较理想的温度特性。

4、三种Vth的定义：对于短沟道，三种Vth的定义存在很大不同。

No1、取管子工作于饱和区，加大Vgs，得到ids对Vgs曲线，取跨导最大点延长线与横轴相交点，定义此交点为Vth

No2、取管子工作于线性区，加大Vgs，同上取交点，根据线性区电流计算近似模型，减去二分之一Vds后得到交点为Vth

No3、定义漏电流大小为0.1u*(W/L)，取管子工作于线性区，产生上述大小漏电流时对应的Vgs即为Vth

前两种是根据物理模型得到的定义，用以刻画管子不同工作区的特性。最后一种是纯粹的工程定义，衡量管子夹断的能力。

更新 2018/12/10

跑lvs时注意在calibre lvs选项卡下options中设置电源/地 容易因为多个电源存在无法识别的问题

更新 2019/4/12 高频layout的注意事项

1、高频工作的管子，w/l不能过大。由于高频下习惯采用最小尺寸（此工艺下l=40nm）以获得最高的特征频率，此时要注意栅极poly电阻的影响，因而不能让管子变得非常细长。建议W/L<10，即栅宽400nm以下。若栅宽无法变短，可以两边打contact引出。但仍然注意W/L<20~30。即栅宽尽量不要超过1u。

2、过孔。由于射频信号经常走高层（M4以上）。所以接入有源区需要从高层到OD的Via。注意不能让两个不同信号的VIA靠的太近。因为金属层有厚度。靠的太近的VIA相当于叉指电容。其寄生会非常严重。

3、栅层上方走线：对于低频的信号（特别是使能、偏置之类的直流信号），完全可以跨栅极上方走线。但高频信号是一定要避开栅极上方走线的。

4、关于45°：除了走大电流的信号，其他地方并没有特别大的必要。PCB上习惯与“化直为钝”，即所有有尖锐转折的地方都砍成45°，主要目的一个是减少天线发射，一个是保持特征阻抗。但layout里面没有特别大的差异。（对于1um以下的线宽，走直角还是135°并不起决定性作用）

5、电容保护环：出于面积考虑，近来工艺大多都取消了cfmom（平板电容）而只提供crtmom（叉指电容）。叉指电容中，侧壁电容占重要比重。所有要注意两个叉指电容直接距离拉开。另外，电容的guardring优先考虑Nwell。因Nwell可以实现一层隔离而减少衬底寄生和噪声。（特殊情况下Nwell可以浮空）

6、高频的布局适当需要拉开，而避免靠的太紧太密。这种情况下，传统的共质心匹配等已经没有太大意义。既然如此，交叉对称布局就未必是必要的。相反，保持信号线走向清晰、相对隔离才是首要的考虑。