verilog generate—for语句用法

最新推荐文章于 2024-05-30 15:49:43 发布
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分类专栏： FPGA

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需要注意三点：

①  generate-for语句必须用genvar关键字定义for的索引变量；

② for的内容必须用begin…end块包起来，哪怕只有一句；

③ begin…end块必须起个名字；

例如：一个参数化的gray-code to binary-code 转换器；这里采用复制产生多个assign语句的形式来实现。

以上generate—for等效于以下代码

bendandawugui
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