在大多数 Verilog 编译器(如 VCS、ModelSim/Questa、Verilator)中,使用 +incdir+
选项指定包含路径后,仍然需要在 filelist
文件中列出每一个 Verilog 源文件。+incdir+
选项仅告诉编译器在特定目录中查找头文件(例如 .vh
/ .inc 文件),而不会自动包含这些目录中的 Verilog 源文件。你需要明确地列出每一个 Verilog 源文件,以便编译器知道要编译哪些文件。
举个栗子:
filelist
文件示例
假设你的项目结构如下:
project/
├── includes/
│ ├── common_defines.vh
│ └── custom_defines.vh
├── src/
│ ├── module1.v
│ ├── module2.v
│ └── top.v
└── filelist.f
你应该在 filelist.f
文件中这样写:
+incdir+./includes
./src/module1.v
./src/module2.v
./src/top.v