2021-07-16

数据类型

verilog变量类型

• 变量类型保存在initial、always、task、function内赋的值，表征组合逻辑或时序逻辑的值
• 变量只能用过程赋值完成，wire型则表示线连
• 类型是integer的值作为有符号数处理，而reg或time的值作为无符号数处理
• 用reg描述逻辑，integer描述循环变量和计算，real在系统模型中使用，time和realtime曹村测试装置和仿真时间
• verilog中的变量和线网类型均是四值类型
• 在verilog中，reg经常用来表示存储组合逻辑或时序逻辑的变量，初学者容易混淆其综合后的硬件单元。实际上，reg并不一定会被综合为register，而它只是用来与线网类型相对，表示存储数据的变量

SV中与verilog的不同

• SV添加了新的数据类型来帮助设计和验证工程师
• SV将硬件信号区分为“类型”和“数据类型”
• 类型即表示该信号为变量（Var）或者线网类型（wire）
• 数据类型则表示该数据为四值逻辑（logic）==（0，1，X，Z）==或者二值逻辑（bit）
• 在SV中，我们可以直接使用logic（数据类型）来实现通用的存储硬件数据，为变量类型：
  logic resetN：//1位宽的四值逻辑
  logic [0:7] array [0:255];//由8位向量元素构成的数组
  未声明时，logic会默认为variable，若声明，则按声明类型，在bit中也是如此如：
  wire logic [63:0] data;//64位宽的线网类型

二值逻辑数据类型

• SV添加了二值逻辑数据类型，帮助更高抽象级的建模，例如事务级模型。这些二值逻辑数据类型包括：
  **bit：**1位二值逻辑变量
  **byte ：**8位二值逻辑，类似于C语言的char类型
  **shortint：**16位，类似short
  **int：**32位二值逻辑，类似于C语言int
  **longint ：**64位二值逻辑，类似于C语言longlong类型

• 在RTL中，X值用来捕捉设计错误，例如寄存器未初始化，Z值用来表示未连接或者三态的设计逻辑，但在系统级或者事务级，Z和X很少使用。

• logic或者bit构成的向量都是无符号类型的，其余为有符号类型，有符号即存在负数，例如（-127，127）

• 可以在有符号类型添加unsigned来表示无符号类型，使数值范围大小变正两倍。

• 在构建验证驱动组件时，无需关注硬件底层逻辑（X或者Z值），所以可用二值逻辑去实现

• SV与C产生交互时，也可以使用二值逻辑来使两种语言函数接口参数类型传输更简单

• 四值逻辑变量如reg、logic或者是integer等，在仿真开始时的初值为X

• 二值逻辑变量例如bit等，在仿真开始时的初值为0

• 如果四值逻辑与二值逻辑的数据类型之间发生的默认转换，那么Z和X值将转换为0。

• 二值电路也可以综合电路，但是由于缺少X和Z值，结果可能不一致。

其他类型

• SV添加shortreal表示32位单精度浮点类型，同C语言的float
• 而verilog的real类型表示双精度浮点类型，同C语言的double

自定义类型

• 通过用户自定义类型，以往Veriog的代码将可以通过更少的代码来表示更多的功能
• 通过typedef来创建用户自定义类型
• 通过enum来创建枚举类型
• 通过struct来创建结构体类型

例如：
typedef int unsigned uint;
…
uint a,b;//uint声明的两个变量
一般为了可读和维护，通常习惯添加_t的后缀用来表示是自定义类型

• 枚举类型enum，例enum{red，green，blue}
  
  - 默认的枚举类型是int，为了更准确的描述变量，SV允许指明其数据类型