上拉电阻与下拉电阻详解

上拉电阻和下拉电阻有什么用？

1、提高驱动能力：

例如，用单片机输出高电平，但由于后续电路的影响，输出的高电平不高，就是达不到VCC，影响电路工作。所以要接上拉电阻。下拉电阻情况相反，让单片机引脚输出低电平，结果由于后续电路影响输出的低电平达不到GND，所以接个下拉电阻。

2、钳位

上拉就是将不确定的信号通过一个电阻钳位在高电平，电阻同时起限流作用。下拉同理，也是将不确定的信号通过一个电阻钳位在低电平

    在单片机引脚电平不定的时候，让后面有一个稳定的电平：

    例如上面接下拉电阻的情况下，在单片机刚上电的时候，电平是不定的，还有就是如果你连接的单片机在上电以后，单片机引脚是输入引脚而不是输出引脚，那这时候的单片机电平也是不定的，下拉电阻的作用就是如果前面的单片机引脚电平不定的话，强制让电平保持在低电平。

3、 提高输出的高电平值

例如： 当TTL电路驱动CMOS电路时，如果电路输出的高电平低于CMOS电路的最低高电平（一般为3.5V）， 这时就需要在TTL 的输出端接上拉电阻，以提高输出高电平的值

此外还有以下作用：

1、提高总线的抗电磁干扰能力，管脚悬空就比较容易接受外界的电磁干扰；

2、长线传输中电阻不匹配容易引起反射波干扰，加上、下拉电阻是电阻匹配，有效的抑制反射波干扰。

3、 如果电平用OC(集电极开路，TTL)或OD(漏极开路，CMOS)输出，那么不用上拉电阻是不能工作的， 这个很容易理解，管子没有电源就不能输出高电平了。

如下图所示:

　集电极开路输出的结构如图1所示，右边的那个三极管集电极什么都不接，所以叫做集电极开路;和集电极开路类似，漏极开路输出；

    一般情况下都需要在OUTPUT 输出口 外接上拉电阻，才能输出高电平。否则在右边三极管截止时，输出的是高阻态。

高阻态状态下便于多个三极管并联（线与逻辑） 有一个为低电平，所有的都为低电平。
 

上下拉使用对比：

需要注意的是，上拉电阻太大会引起输出电平的延迟。（RC延时）一般CMOS门电路输出不能给它悬空，都是接上拉电阻设定成高电平。

下拉电阻：和上拉电阻的原理差不多， 只是拉到GND去而已。 那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(终端端接)。

 

上拉是对器件输入电流，下拉是输出电流；

上拉用来增大电流，下拉电阻是用来吸收电流。

选用原则：

上拉电阻阻值的选择原则包括:

1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。

综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

上拉电阻偏大或偏小的影响：         400kbs

上拉电阻值过小，Vcc灌入端口的电流(Ic)将较大，这样会导致MOS管V2(三极管)不完全导通(Ib*β，有饱和状态变成放大状态，这样端口输出的低电平值增大(i2c协议规定，端口输出低电平的最高允许值为0.4v)。

如果上拉电阻过大，加上线上的总线电容，由于RC影响，会带来上升时间的增大(下降延是芯片内的晶体管，是有源驱动，速度较快;上升延是无源的外接电阻，速度慢)，而且上拉电阻过大，即引起输出阻抗的增大，当输出阻抗和负载的阻抗可以比拟的时，则输出的高电平会分压而减少。

低功耗状态 上拉下拉使用注意：

带上拉或者下拉的IO口，在低功耗状态，或者配置使用的常态时，应根据IO口的状态进行相关的设置。

　　如果IO口没有做好处理的话，它就会在暗地里偷走功耗，而你却浑然不知。具体原因是这样的，一般的IO的内部或者外部都会有上下拉电阻，举个例子，如下图所示，假如某个IO口有个10KΩ的上拉电阻，把引脚拉到3.3V，然而当MCU进入低功耗模式的时候，此IO口被设置成输出低电平，根据欧姆定律，此引脚就会消耗3.3V/10K=0.33mA的电流，假如有四、五个这样的IO口，那么几个mA就贴进去了，太可惜了。所以在进入低功耗之前，请逐个检查IO口的状态：

　　如果此IO口带上拉，请设置为高电平输出或者高阻态输入;

   　如果此IO口带下拉，请设置为低电平输出或者高阻态输入;

　　总之一句话，不要把上好的电流浪费在产生热量的功能上，咱可不靠这点温度去暖手。

IO口上拉与下拉电平与IC间的连接造成的相应功耗的损失：

IO口的上下拉电阻消耗电流这一因素相对比较明显，下边咱来说一个不明显的因素：IO口与外部IC相连时的电流消耗。假如某个IO口自带上拉，而此与IO相连的IC引脚偏偏是自带下拉的，那么无论这个引脚处于什么样的电平输出，都不可避免的产生一定的电流消耗。所以凡是遇见这一类的情况，首先需要阅读外设IC的手册，确定好此引脚的的状态，做到心中有数;然后在控制MCU睡眠之前，设置好MCU的IO口的上下拉模式及输入输出状态，要保证一丝儿电流都不要被它消耗掉。

系统功耗测试。

检测出来的电流消耗很大，可实际应用消耗的功耗却不大？

是因为在测试功耗的时候MCU还连接着调试器呢！这时候大部分电流就会被调试器给掳走，平白无故的让工程师产生极度郁闷的心情。所以在测低功耗的时候，一定不要连接调试器，更不能边调试边测电流。

 

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上拉（Pull Up ）或下拉（Pull Down）电阻（两者统称为“拉电阻”）最基本的作用是：将状态不确定的信号线通过一个电阻将其箝位至高电平（上拉）或低电平（下拉），无论它的具体用法如何，这个基本的作用都是相同的，只是在不同应用场合中会对电阻的阻值要求有所不同，从而也引出了诸多新的概念，本节我们就来小谈一下这些内容。
如果拉电阻用于输入信号引脚，通常的作用是将信号线强制箝位至某个电平，以防止信号线因悬空而出现不确定的状态，继而导致系统出现不期望的状态，如下图所示：

在实际应用中，10K欧姆的电阻是使用数量最多的拉电阻。需要使用上拉电阻还是下拉电阻，主要取决于电路系统本身的需要，比如，对于高有效的使能控制信号（EN）， 我们希望电路系统在上电后应处于无效状态，则会使用下拉电阻。
假设这个使能信号是用来控制电机的，如果悬空的话，此信号线可能在上电后（或在运行中）受到其它噪声干扰而误触发为高电平，从而导致电机出现不期望的转动，这肯定不是我们想要的，此时可以增加一个下拉电阻。
而相应的，对于低有效的复位控制信号（RST#），我们希望上电复位后处于无效状态，则应使用上拉电阻。

大多数具备逻辑控制功能的芯片（如单片机、FPGA等）都会集成上拉或下拉电阻，用户可根据需要选择是否打开，STM32单片机GPIO模式即包含上拉或下拉，如下图所示（来自ST数据手册）：

根据拉电阻的阻值大小，我们还可以分为强拉或弱拉（weak pull-up/down），芯片内部集成的拉电阻通常都是弱拉（电阻比较大），拉电阻越小则表示电平能力越强（强拉），可以抵抗外部噪声的能力也越强（也就是说，不期望出现的干扰噪声如果要更改强拉的信号电平，则需要的能量也必须相应加强），但是拉电阻越小则相应的功耗也越大，因为正常信号要改变信号线的状态也需要更多的能量，在能量消耗这一方面，拉电阻是绝不会有所偏颇的，如下图所示：

对于上拉电阻R1而言，控制信号每次拉低L都会产生VCC/R1的电流消耗（没有上拉电阻则电流为0），相应的，对于下拉电阻R2而言，控制信号每次拉高H也会产生VCC/R2R 电流消耗（本文假设高电平即为VCC）。

强拉与弱拉之间没有严格说多少欧姆是强弱的分界，一般我们使用的拉电阻都是弱拉，这样我们仍然可以使用外部控制信号将已经上/下拉的信号线根据需要进行电平的更改。
强拉电阻的极端就是零欧姆电阻，亦即将信号线直接与电源或地相连接，比如，对于EEPROM存储芯片24C02应用电路，如下图所示：

其中，E0,E1,E2（地址配置位）在应用中通常都是直接强上拉到电源VCC，或强下拉到GND，因为存储芯片的地址在系统运行过程中是不会再发生变化的，同样，芯片的写控制引脚WC（Write Control）也被强下拉到GND。

拉电阻作为输出（或输入输出）时牵涉到的知识点会更多一些，但本质的功能也是将电平箝位，最常见的输出上拉电阻出现在开集（Open Collector,OC）或开漏（Open Drain,OD）结构的引脚。
我们有很多芯片的输出引脚是推挽输出结构（Output Push-Pull），如下图所示（还有一种反相输出的结构，本质也是一样的）：

推挽输出结构引脚的特点是：无论引脚输出高电平“H”还是低电平“L”，都有比较强的驱动能力（输入或输出电流能力）！

当推挽输出结构的控制信号为低电平“L”时，Q1截止Q2导通，电流I1由电源VCC经负载RL与三极管Q2流向公共地，我们称此电流为灌电流（Sink Current），也就是外部电流灌入芯片内部，如下图所示：

相应的，当推挽输出结构的控制信号为高电平“H”时，Q1导通Q2截止，电流I1由电源VCC经三极管Q1与负载RL流向公共地，我们称此电流为拉电流（Source Current），也就是芯片内部可以向外提供的电流（所以称之为“源电源”），从另一个角度讲，也就是外电路可以从芯片中拉走多少电流，如下图所示：

灌电流能力与拉电流能力也称为芯片引脚的驱动能力。对于任何给定的芯片，引脚的驱动能力都是有限的，如下图所示为STM32单片机的IO引脚电流驱动能力（来自ST数据手册）：

由上表可知，STM32的IO引脚的驱动能力为25mA，负号“-”表示电流的方向，灌与拉的电流方向是相反的（表中SUNK为SINK的过去分词）
由于芯片引脚的驱动能力都是有限的，如果引脚驱动的负载比较重，将可能导致输出电平不正确（无法输出预定的电平），如下图所示：

假定芯片的供电电压为3.3V（忽略晶体管饱和压降），则输出最大电流25mA时，负载RL的值约为132欧姆（3.3V/25mA），如果负载值小于132欧姆，则相应输出电流会更大（超过25mA），但是芯片引脚只能提供最大25mA的电流，因此，输出电平将会下降（老板你只给我2500月薪，我就只能干2500的活，你要我干更多的活得开更多的工资，一个道理）

一般情况下，这种驱动重负载（小电阻）的电路连接是不会烧毁内部晶体管的，因为内部也是有限流电阻的，换句话讲，就算输出引脚对地短路，输出电流也不会超过最大的驱动能力（除非是不正规的芯片），当然，在实际应用过程中尽量不要超出引脚的驱动能力。

而OC（OD）的引脚输出结构有所不同（OC结构存在于三极管，而OD结构存在于场效管，下面以OC输出结构为例，OD输出结构的原理是一致的），如下图所示：

当三极管Q1的驱动控制信号为高电平“H”时，Q1饱和导通，将对应输出引脚拉为低电平“L”，如下图所示：

但是当控制驱动信号为低电平“L”时，三极管Q1截止，如果没有外部上拉电阻的话，该引脚相当于悬空（高阻态），无法输出高电平，也就是说，OC/OD结构输出的引脚没有拉电流（向外部电路提供电流）能力。因此，我们通常都会将OC/OD引脚通过外接电阻上拉到电源电压VCC，这样引脚输出高电平时的拉电流就直接由电源VCC提供，如下图所示：

大多数比较器芯片的输出都是OD/OC输出结构，如下图所示（来自TI比较器LM393数据手册）：

很多芯片或模块向外反馈系统状态的信号引脚也是这种结构，这样用户就可以根据电路系统实际需要将电平上拉到对应的电源电压VCC，就可以省略电平转换了，如下图所示（来自东芝步进电机控制芯片TB6560数据手册）：

 

I2C（Inter Integrated Circuit,内部集成电路）总线也是典型的OD输出结构的应用，如下图所示：

其中，SCL与SDA都是OD输出结构输出，这样的好处是可以作为双向数据总线（也称“线或Wire-OR”功能）。

如果芯片引脚使用之前描述的推挽结构，则两个或多个芯片的引脚连接时将如下图所示：

假设如上图所示芯片的输出分别为0与1，则两者直接相互连接后，会有非常大的电流自电源VCC经Q1与Q4到公共地，虽然大多数情况下不至于烧芯片，但也会引起很大的功率消耗，同时也会导致数据冲突（芯片1总会试图将数据线拉高，而芯片2则会试图将数据线拉低，我们称之为数据冲突或总线冲突，表示双方都在抢占总线）

如果使用OC/OD输出结构，则相应的电路如下图所示：

此时，无论两个芯片的引脚输出什么状态，都不会引起数据冲突，配合各自芯片内部的数据识别电路及仲裁系统，双方都可以主动给另一方发送信息，也就是说，任何一方都可以将信号线拉高或拉低，而不会影响起数据冲突。

我们所熟悉的51单片机P0口也是OD结构，如下图所示（来自ATMEL单片机AT89C51数据手册）：

 

这样我们可以使用同一个P0口，再配合多个片选信号即可访问多个外挂的存储芯片。

前面所述上拉电阻的阻值对输入引脚引起的功耗同样适用于输出拉电阻，因此拉电阻不宜太小，但在输出信号速度比较快的电路下，拉电阻也不宜太大，如下图所示为I2C总线上拉电阻的参考最大值（来自ST存储芯片 AT24C02数据手册）。

 

在总线上总会有些杂散电容CBUS，这些电容与上拉电阻RL形成了一个RC充放电电路，上拉电阻越大则充放电常数越大，这样会把原先比较陡峭的数据边沿变得平缓，如下图所示：

严重的情况下将导致数据无法正常识别，这样我们只能进一步优化电路参路，或降低通讯的速率。