[学习笔记]从架构层面看低功耗(Low Power)Design (一)

回忆以前所学, 正好看到一本讲low power 不错的书, An Asic Low Power Primer (2013), 这本书里讲到Power Modeling (library 是怎样对power建模的), 对ASIC design 怎样做power 分析, Low Power Design技巧, 本文主要关注其中第六章, Architectural Techniques for Low Power. 具体分析其中的Dynamic Voltage and Frequency Scaling
学习中也参考了Low Power Methodology Manual for System-On-Chip Design(2007), 这本书虽然旧了点(还在讨论90nm, 65nm), 但是更细节, 更注重实现.

Variable Frequency

频率可调节, 意思是design时就不要设计过高的clock, 对Power有限制的design来说,可以考虑牺牲一些speed来换取power 降低. 对于idle mode, 主动降低时钟频率可以省很多power. 进入idle mode 时可以通过clock mux选择低频clock,来省power.
因为频率变低了, 所以对task来说处理变慢了, 所以从task需要消耗的energy来看, 降低频率并没有改变energy(忽略leakage)

Dynamic Voltage Scaling

动态调节电压. 因为Process Variation, 同一批Tape Out 的芯片会有fast part, slow part. (也可分