（PLL时钟第一篇）differential和single ended的区别

最新推荐文章于 2024-10-03 12:11:15 发布

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分类专栏： Xilinx FPGA

本文链接：https://blog.csdn.net/ellle_welcome/article/details/109898727

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本文详细介绍了Xilinx k7系列Clocking IP中，差分clock capable pin与单端clock capable pin在处理外部时钟输入时的区别。在差分模式下，时钟模块直接接受差分信号；而在单端模式下，需先将差分信号转化为单端信号。仿真结果显示，两者都能生成可用的时钟输出，但直接输出到FPGA引脚还需进一步处理。

摘要由CSDN通过智能技术生成

Xilinx k7 系列Clocking IP对于外部时钟输入differential clock capable pin（差分）和single ended clock capable pin（单端）的区别

【模拟信号的输入检测方式：Single-ended模式和Differential模式的区别】

	Single-ended输入模式	Differential输入模式
硬件信号线连接方式	对于每一个信号源，都有一根线，连接到你所用到的数据采集接口上。	两根信号线，连接对应的信号源。每一根接到对应的输入端，比如a+和a-。
数据采集方式	测量信号与地（ground）之间的差别	有两个高阻抗的功率放大器，检测输入端与接口地端之间的电压。还有第三个功率放大器，用来算出前两个功放所测得的电压，即a+和a-，之间差值。这样就排除了两者之间公共的电压所带来的影响。
用此法的前提	（1）信号线是接地的（2）采样设备的ground和信号源的ground是相同的（值）
缺点	&#