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『技术文档』写作方法征文挑战赛

在技术的浩瀚海洋中,一份优秀的技术文档宛如精准的航海图。它是知识传承的载体,是团队协作的桥梁,更是产品成功的幕后英雄。然而,打造这样一份出色的技术文档并非易事。你是否在为如何清晰阐释复杂技术而苦恼?是否纠结于文档结构与内容的完美融合?无论你是技术大神还是初涉此领域的新手,都欢迎分享你的宝贵经验、独到见解与创新方法,为技术传播之路点亮明灯!

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DONT_TOUCH约束

对设计中的信号施加DONT_TOUCH约束,可以避免这些信号在综合编译过程中被优化掉。例如,有些信号节点在综合或布局布线编译过程中可能会被优化掉,但是我们希望在后期调试过程中能够监控到这些信号,此时就可以使用DONT_TOUCH约束达到保留这些信号的目的。又如,有时在设计中会对一些高扇出的信号进行手动的逻辑复制,也可以使用DONT_TOUCH约束避免它们被优化掉。实例:下面有一个简单的例子,看看DONT_TOUCH约束如何使用。原始代码如下,目前只有一个寄存器vga_valid,它对应了adv7123.
原创
发布博客 2020.09.18 ·
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CLOCK_DEDICATED_ROUTE约束应用

Vivado工具在编译时通常会自动识别设计中的时钟网络,并将其分配到专用的时钟布局布线资源中。通过对某些时钟网络设置CLOCK_DEDICATED_ROUTE值为FALSE,可以将被识别为时钟网络并按照时钟网络进行布局布线的时钟信号安排到通用的布线资源中。比如,某些时钟信号由于设计疏忽或其它原因,没有被安排到FPGA器件的时钟专用引脚上,在编译的时候就会报错,此时就可以使用CLOCK_DEDICATED_ROUTE约束来忽略这个错误。实例1:忽略关于时钟布线的编译ERROR我们有一个设计,输入到FPG.
原创
发布博客 2020.09.15 ·
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跨时钟域为什么要双寄存器同步

随着设计规模的不断攀升,各种接口外设琳琅满目,时钟“满天飞”就不可避免(注意这里的“满天飞”不是滥用,意指时钟频率多、时钟扇出多)。而一个设计中,不同时钟频率之间你来我往更是在所难免。那么,这就出现了题目中的跨时钟域的同步问题?怎么办?十年不变的老难题。为了获取稳定可靠的异步时钟域送来的信号,一种经典的处理方式就是双寄存器同步处理(double synchronizer)。那为啥要双寄存器呢,一个不就够了吗?先来看看,这张老得掉牙,经典得不能再经典的示意图。Aclk和bclk是两个不同的时钟域,bclk.
原创
发布博客 2020.08.20 ·
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Vivado工程源码大瘦身

特权同学原创,转载请保留署名Vivado的工程文件包含了源码、IP、设置和各种编译的中间文件,动辄上百MB甚至上GB,非常占硬盘。可以通过以下步骤对编译过的工程进行瘦身,只预留必要的设置、IP和源码,减少硬盘空间占用。1.打开Vivado工程,在Tcl Console中输入reset_project命令(Type a Tcl command here处输入reset_project后回车),删除所有工程编译的中间文件。可以减少30%~70%左右的size,原有工程的“垃圾文件”越多,瘦身得越明显。.
原创
发布博客 2020.08.17 ·
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特权同学2020视频教程《Verilog边码边学(FPGA工具与语法篇)》

特权同学2020视频教程《Verilog边码边学(FPGA工具与语法篇)》B站视频合集:链接: https://www.bilibili.com/video/BV1Ve411x75W?from=search&seid=71364886936769315.无论是数字IC设计,还是FPGA开发,Verilog都是最基本、最重要的必备技能。而任何一门编程语言的掌握,都不是啃啃语法书,动动脑门儿这么简单的,更何况Verilog这么一门基于硬件的独特语言。由于它最终所实现的数字电路,具备着硬件与生俱来
原创
发布博客 2020.07.02 ·
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特权同学 Verilog边码边学 Lesson10 同步复位

发布视频 2020.05.30

特权同学 Verilog边码边学 Lesson09 理解FP

发布视频 2020.05.30

特权同学 Verilog边码边学 Lesson08 基于Xi

发布视频 2020.05.30

特权同学 Verilog边码边学 Lesson07 使能时钟

发布视频 2020.05.30

特权同学 Verilog边码边学 Lesson06 分频计数

发布视频 2020.05.30

特权同学 Verilog边码边学 Lesson05 组合逻辑

发布视频 2020.05.30

特权同学 Verilog边码边学 Lesson04 Mode

发布视频 2020.05.30

特权同学 Verilog边码边学 Lesson03 Mode

发布视频 2020.05.30

特权同学 Verilog边码边学 Lesson02 Note

发布视频 2020.05.30

特权同学 Verilog边码边学 Lesson01 Viva

发布视频 2020.05.30

Win8,Win10系统安装USB Blaster 驱动程序软件时遇到一个问题

Win8,Win10系统安装USB Blaster 驱动时如果弹出如下的对话框提示:这是系统强制认证硬件数字签名的问题,我们需要关掉这项功能。方法如下:(要记下来再执行,需要关机)方法1:开始菜单打开运行命令,或者快捷键win+R 打开运行命令运行输入:“shutdown.exe /r /o /f /t 00”点击“确定”按钮,等待几秒钟进入“选择一个选项”,选择“疑难解答”...
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发布博客 2020.04.22 ·
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特权同学 Verilog边码边学 Lesson01 Vivado下载与安装

特权同学 Verilog边码边学 Lesson01 Vivado下载与安装 特权同学 Verilog边码边学 Lesson01 Vivado下载与安装“工欲善其事,必先利其器”,Verilog的学习亦是如此,Vivado、Modelsim和Notepad++就是我们的“利器”...
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发布博客 2020.04.21 ·
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玩转Zynq连载51——[ex70] RGB2YUV、图像增强、YUV2RGB IP仿真实例

特权同学玩转Zynq连载51——[ex70] RGB2YUV、图像增强、YUV2RGB IP仿真实例1 图像增强IP简介Xilinx的Vivado中集成的图像增强(Image Enhancement)IP可以有效降低图像噪声并增强图像边缘。该IP使用了2D滤波方式,可以在达到更好的图像噪声抑制同时,保留并增强图像边缘。如图所示,对于一个比较经典的图像前端处理,图像增强常常也是一个必不可少的...
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发布博客 2020.03.04 ·
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玩转Zynq连载50——[ex69] FIR滤波器IP仿真实例

特权同学玩转Zynq连载50——[ex69] FIR滤波器IP仿真实例1 FIR滤波器简介FIR(Finite Impulse Response)滤波器,即有限脉冲响应滤波器,又称为非递归型滤波器,是数字信号处理系统中最基本的元件,它可以在保证任意幅频特性的同时具有严格的线性相频特性,同时其单位抽样响应是有限长的,因而滤波器是稳定的系统。因此,FIR滤波器在通信、图像处理、模式识别等领域都有...
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发布博客 2020.03.03 ·
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玩转Zynq连载49——[ex68] MT9V034摄像头的图像FFT滤波处理

特权同学玩转Zynq连载49——[ex68] MT9V034摄像头的图像FFT滤波处理1 关于傅里叶变换关于傅里叶变换,这么一个神奇的变换,其基本原理和应用在教科书、网络上漫天飞舞,这里就不赘述了,以免有凑字数的嫌疑。前面的例子我们已经使用Matlab和Vivado的FFT IP核进行了初步的验证,掌握的FFT/IFFT IP核的脾气,那么接下来我们要玩点真的了,基于我们Zstar板采集到的...
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发布博客 2020.03.02 ·
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