通过向FPGA发送指令控制led灯闪烁（Quartus+verilog)

已于 2023-04-06 17:40:50 修改
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文章标签： fpga开发
于 2023-04-06 17:35:01 首次发布
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版权

适用于需要周期性控制某些开关的场合（由led灯闪烁显示开闭）

/* plan1 自动模式默认5min开2s，手动模式下9-1s开闭循环指定时长（由指令3 4确定），闭合后每3分钟开2秒指定次数（or时间），之后恢复5min开2s自动模式


module wash(clk,rst_n,rx_data,rx_int,led1,led2,wash_en);

input clk;
input rst_n;
input rx_int;         //触发信号通知接收数据
input [7:0]rx_data;   //接收数据
output reg led1,led2,wash_en;

reg en,en4;
reg rx_int1;
reg rx_int2;
reg [47:0]stop;
reg [47:0]stop1;
reg [47:0]stop2;
reg [47:0]cnt;
reg [47:0]cnt2;
reg [47:0]cnt4;
reg [10:0]state;
reg [10:0]flagcnt;    //手动模式后3min 2s次数
reg  flag;            //手动模式标志位
reg [47:0]value1;
reg [47:0]value10;

parameter s0 = 11'b00000000001;
parameter s1 = 11'b00000000010;
parameter s2 = 11'b00000000100;
parameter s3 = 11'b00000001000;
parameter s4 = 11'b00000010000;
parameter s5 = 11'b00000100000;
parameter s6 = 11'b00001000000;
parameter s7 = 11'b00010000000;
parameter s8 = 11'b00100000000;
parameter s9 = 11'b01000000000;
parameter s10 = 11'b10000000000;

parameter s_9 = 450_000_000;    
parameter s_10 = 500_000_000;  
parameter s_2 = 100_000_000;    
parameter s_180 = 48'd9_000_000_000; //s_180 = 9_000_000_000;
parameter s_300 = 48'd15_000_000_000;//s_300 = 15_000_000_000;
parameter s_1 = 50_000_000;    
parameter s_60 = 3_000_000_000;  

wire rx_int_r;

always @(posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            begin
                rx_int1 <= 0;
                rx_int2 <= 0;
            end
        else
            begin
                rx_int1 <= rx_int;
                rx_int2 <= rx_int1;
            end
    end
    
assign rx_int_r = ~rx_int1 & rx_int2;

always @(posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            begin
                state <= s0;
                stop <= 0;
                stop1 <= 0;
                stop2 <= 0;
            end
        else 
            begin
                if(rx_int_r)
                    begin
                        case(state)
                            s0 : if(rx_data == 8'b00110011)
                                     state <= s1; 
                                  else
                                   begin 
                                    state <= s0;                        
                                    end
                            s1 : if(rx_data == 8'b00110011)
                                    state <= s1;
                                  else if(rx_data == 8'b01000100)
                                    state <= s2;
                                  else
                                    state <= s0;
                            s2 : begin
                                        if(rx_data == 8'b11101000)                        //E8指令进入手动模式
                                            state <= s3;
                                        else if(rx_data == 8'b11100111)           //E7指令手动模式强行停止
                                            state <= s7;
                                        else
                                            state <= s0;
                                  end
                            s3 : begin
                                        stop <= rx_data * s_60;
                                        state <= s4;
                                  end
                            s4 : begin
                                        stop1 <= rx_data * s_1;
                                        state <= s5;
                                  end
                            s5 : begin
                                        stop2 <= stop1 + stop;
                                        state <= s6;      
                                  end
                            s6 : state <= s0;
                            s7 : state <= s0;
                        endcase
                    end
            end
    end

always@ (posedge clk or negedge rst_n) 
if( ! rst_n ) begin  en <= 0; flag <= 0; cnt2<= 0;flagcnt<= 0;value1<= s_2;value10<= s_300;wash_en <= 0;end
else if (state == s6 ) begin en <= 1; flagcnt<= 0; value1<= s_9;value10<= s_10;end
else if (en == 1 )
      begin   
        if (cnt2 ==  stop2 || state == s7) 
            begin 
               en <= 0; 
                wash_en <= 1;
                flag<= 1;
                value1<= s_2;
                value10<= s_180;  
             end
        else cnt2 <= cnt2 + 1'b1; 
     end
else if (flag == 1 && cnt ==  s_180)
      begin   
        if (flagcnt >=  2 )  begin flag<= 0;value10<= s_300; end //if (flagcnt ==  160 )
        else flagcnt <= flagcnt + 1'b1; 
     end
else begin cnt2 <= 0; wash_en <= 0;end

always@ (posedge clk or negedge rst_n) 
if( ! rst_n) begin cnt<= 33 'd0; end 
else if( cnt2==1) cnt<= 33 'd0; 
else
        begin
        if (cnt >=  value10 ) cnt <= 36 'd0; 
        else cnt <= cnt + 1'b1;
        end


always@ (posedge clk or negedge rst_n) 
if( ! rst_n) led1<= 0 ;
else
   begin
        if (cnt >=1 &&  cnt <=value1 ) led1 <= 1; 
        else led1 <= 0;
    end
    
always @(posedge clk or negedge rst_n)
    begin
        if(!rst_n )
            begin
                led2 <= 0;
                cnt4 <= 0;
            end
        else if(state == s6)
            begin
                led2 <= 1;
                cnt4 <= 0;
            end
        else if(led2)
            begin
                if(cnt4 == stop|| state == s7)
                    begin
                        led2 <= 0;
                        cnt4 <= 0;
                    end
                else
                    cnt4 <= cnt4 + 1'b1;
            end
    end
            
endmodule*/


// plan2 自动模式默认5min开2s n次，之后7min开2s n次，之后之后10min开2s 无限次，手动模式下9-1s开闭循环指定时长（由指令3 4确定）
module wash(clk,rst_n,rx_data,rx_int,led1,led2,wash_en);

input clk;
input rst_n;
input rx_int;
input [7:0]rx_data;
output reg led1;
output reg led2;
output reg wash_en;

reg en,en0,en1,en2;
reg rx_int1;
reg rx_int2;

reg [47:0]stop;
reg [47:0]stop1;
reg [47:0]stop2;

reg [47:0]cnt,cnt2,cnt4;
reg [10:0]state;
reg [10:0]count0,count1,count2;

reg [47:0]value1;     //占空比高电平
reg [47:0]value10;   //占空比总时长

parameter s0 = 11'b00000000001;
parameter s1 = 11'b00000000010;
parameter s2 = 11'b00000000100;
parameter s3 = 11'b00000001000;
parameter s4 = 11'b00000010000;
parameter s5 = 11'b00000100000;
parameter s6 = 11'b00001000000;
parameter s7 = 11'b00010000000;
parameter s8 = 11'b00100000000;
parameter s9 = 11'b01000000000;
parameter s10 = 11'b10000000000;

/*
parameter s_9 = 9*1_000_0/20;    //9*1_000_0/20;用于仿真
parameter s_10 = 10*1_000_0/20;  //10*1_000_0/20;
parameter s_2 = 2*1_000_0/20;    //2*1_000_0/20;
parameter s_300 = 300*1_000_0/20;//300*1_000_0/20;
parameter s_420 = 420*1_000_0/20;//300*1_000_0/20;
parameter s_600 = 600*1_000_0/20;//300*1_000_0/20;
parameter s_1 = 1*1_000_0/20;    //1*1_000_0/20;
parameter s_60 = 60*1_000_0/20;  //60*1_000_0/20;
*/

parameter s_9 = 450_000_000;       //9秒次数= 9*1_000_000_000/20; 20ns为时钟周期
parameter s_10 = 500_000_000;  
parameter s_2 = 100_000_000;    
parameter s_300 = 48'd15_000_000_0;//s_300 = 15_000_000_000;
parameter s_420 = 48'd21_000_000_0;//s_420 = 21_000_000_000;
parameter s_600 = 48'd30_000_000_0;//s_600 = 30_000_000_000;
parameter s_1 = 50_000_000;    
parameter s_60 = 3_000_000_000;

parameter s_180 = 48'd9_000_000_00; //s_180 = 9_000_000_000;

wire rx_int_r;

always @(posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            begin
                rx_int1 <= 0;
                rx_int2 <= 0;
            end
        else
            begin
                rx_int1 <= rx_int;
                rx_int2 <= rx_int1;
            end
    end
    
assign rx_int_r = ~rx_int1 & rx_int2;      //检测下降沿

always @(posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            begin
                state <= s0;
                stop <= 0;
                stop1 <= 0;
            stop2 <= 0;
            end
        else 
            begin
                if(rx_int_r)
                    begin
                        case(state)
                            s0 : if(rx_data == 8'b00110011)
                                    state <= s1;
                                  else
                                   begin 
                                    state <= s0;                        
                                    end
                            s1 : if(rx_data == 8'b00110011)
                                    state <= s1;
                                  else if(rx_data == 8'b01000100)
                                    state <= s2;
                                  else
                                    state <= s0;
                            s2 : begin
                                        if(rx_data == 8'b11101000)                        //E8指令进入手动模式
                                            state <= s3;
                                        else if(rx_data == 8'b11100111)           //E7指令手动模式强行停止
                                            state <= s7;
                                        else
                                            state <= s0;
                                  end
                            s3 : begin
                                        stop <= rx_data * s_60;
                                        state <= s4;
                                  end
                            s4 : begin
                                        stop1 <= rx_data * s_1;
                                        state <= s5;
                                  end
                            s5 : begin
                                        stop2 <= stop1 + stop;
                                        state <= s6;      
                                  end
                            s6 : state <= s0;
                            s7 : state <= s0;
                        endcase
                    end
            end
    end

    
always@ (posedge clk or negedge rst_n) 
if( ! rst_n ) begin  en <= 0; en0 <= 1;en1 <= 0;en2 <= 0; cnt2<= 0;count0 <= 0;count1 <= 0;value1<= s_2;value10<= s_300;wash_en <= 0;end
else if (state == s6 ) begin en <= 1; cnt2 <= 0;value1<= s_9;value10<= s_10;end
else if (en == 1 )
      begin   
        if (cnt2 ==  stop2 || state == s7) 
            begin 
               en <= 0; 
                cnt2 <= 0;
                wash_en <= 1;
                value1<= s_2;
                if(en0) value10<= s_300; 
                else if(en1) value10<= s_420; 
                else value10<= s_600; 
             end
        else cnt2 <= cnt2 + 1'b1; 
     end
else if (en0 == 1 && cnt >=  s_300)    
      begin  
        if (count0 >=  2 )  begin en0<= 0;en1<= 1;value10<= s_420; end 
        else count0 <= count0 + 1'b1; 
     end
else if (en1 == 1 && cnt >=  s_420)    
      begin  
        if (count1 >=  2 )  begin en1<= 0;en2<= 1;value10<= s_600; end 
        else count1 <= count1 + 1'b1; 
     end
else begin wash_en <= 0;end

always@ (posedge clk or negedge rst_n) 
if( ! rst_n) begin cnt<= 48 'd0; end 
else if( cnt2==1) cnt<= 48 'd0; 
else
        begin
        if (cnt >=  value10 ) cnt <= 0; 
        else cnt <= cnt + 1'b1;
        end


always@ (posedge clk or negedge rst_n) 
if( ! rst_n) led1<= 0 ;
else
   begin
        if (cnt >=1 &&  cnt <=value1 ) led1 <= 1; 
        else led1 <= 0;
    end

always @(posedge clk or negedge rst_n)
    begin
        if(!rst_n )
            begin
                led2 <= 0;
                cnt4 <= 0;
            end
        else if(state == s6)
            begin
                led2 <= 1;
                cnt4 <= 0;
            end
        else if(led2)
            begin
                if(cnt4 == stop|| state == s7)
                    begin
                        led2 <= 0;
                        cnt4 <= 0;
                    end
                else
                    cnt4 <= cnt4 + 1'b1;
            end
    end
                
endmodule

下图为自动模式led1的示波器波形图（3-4-6s代替5-7-10m = 300-420-600s，2s不变，次数由8-16h = 96-137-无限次 压缩为3-3-无限次，可根据实际需求调整）

 下图为手动模式led1+led2的示波器波形图（1m+2s代替5m+5s）

数 学 王 子
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串口控制FPGA Led亮灭
01-08
http://blog.csdn.net/mybelief321/article/details/42532247 自己用C#写的通过串口控制FPGA的LED灯亮灭，数码管显示LED亮的个数，FPGA的程序也是自己看书编写修改的，分享出来吧，但愿对你有用
FPGA入门学习笔记（十二）Vivado实现UART接收控制LED任务
weixin_45463952的博客
03-13 1296
FPGA入门学习笔记（十二）Vivado实现UART接收控制LED任务
重温FPGA开发17
qq_30093417的博客
06-15 696
使用串口来控制LED工作状态
串口通信实现-串口发送（vivado&verilog版）
小王在努力...的博客
02-14 3226
此文介绍uart串口协议（串口发送）的verilog实现和testbench的编写，仿真环境为vivado 2018.3。
【小月电子】安路国产FPGA开发板系统学习教程-LESSON7串口通信
Moon_3181961725的博客
09-12 2168
国产FPGA安路系统学习教程-串口通信
FPGA设计跑马灯verilog设计实验Quartus9.1工程源码.zip
11-29
FPGA设计跑马灯verilog设计实验Quartus9.1工程源码 /*跑马灯实验：利用计数器轮流点亮LED灯，实现各种动态效果。 */ module ledwater(clk,rst,dataout); input clk,rst; output[7:0] dataout; reg[7:0] dataout; ...
基于FPGA设计的电梯控制器设计WORD文档+quartus13.0工程Verilog源码文件.zip
12-24
基于FPGA设计的智能电梯控制器设计WORD文档+quartus13.0工程Verilog源码文件,可以做为你的课程设计参考。 1.1 设计要求 ① 楼层的高度大于等于6，根据降低运行成本的原则，设计并实现一个以方向优先电梯调度算法。 ...
基于cyclone2 FPGA（Vhdl+Verilog语言）毕业设计资料quartus工程源码合集+文档说明（25份）.zip
11-26
基于cyclone2 FPGA（Vhdl+Verilog语言）毕业设计资料quartus工程源码合集+文档说明（25份）： 基于FPGA与DS18B20温度传感器的通信实现 基于FPGA的64位8级流水线加法器 基于FPGA的DDS任意波形输出 基于FPGA的fir...
基于Verilog的FPGA彩灯控制程序
05-06
5灯从左向右亮至全亮，闪烁后，从右向左熄灭）led为8路。 2）多种花型自动变化。 3）彩灯变换快慢节拍可调节。 4）具有清零开关。 FPGA芯片为Altera的10CL006，软件基于quartus 18，程序绑上自己的管脚就可以使用，...
基于ep4ce6e22c8 FPGA设计的LED灯实验Verilog源码Quartus18.0工程文件+文档说明.rar
07-14
基于ep4ce6e22c8 FPGA设计的LED灯实验Verilog源码Quartus18.0工程文件+文档说明 module led_learn( clk, //系统时钟输入 rst_n, //系统复位 key_in,//外部按键输入 pio_led//LED驱动输出 ...
verilog学习笔记- 10)按键控制 LED 灯实验
vizio.blog.csdn.net
01-11 3923
使用新起点开发板上的四个按键控制四个 LED 灯。不同按键按下时，四个 LED 灯显示不同效果。
FPGA学习笔记（1）简单的时序逻辑电路——流水灯
m0_52040183的博客
11-22 2925
FPGA学习笔记（1）简单的时序逻辑电路——流水灯 编程语言为Verilog HDL 原理 （1）设计一个计数器，使开发板上的4个LED状态每500ms翻转一次。开发板上的晶振输出时钟频率为50MHz，即时钟周期为20ns。这样可以计算得出500ms = 500_000_000ns/20ns = 25_000_000，即需要计数器计数25_000_000次，也就是需要一个至少25位的计数器（225>25_000_000>224）。且每当计数次数达到需要清零并重新计数。 计数器的核心
【ZYNQ】从入门到秃头05 LED闪烁实验 && 按键控制LED实验Verilog（PL）
“逛丢一只鞋”的博客
12-20 4591
文章目录硬件设计程序设计创建Verilog HDL文件编写Verilog添加管脚约束添加时序约束生成BIT文件Vivado仿真下载 LED灯闪烁作为一个经典 的入门实验， 其 地位堪比 编程界的“ Hello World！！”。对于ZYNQ依然不例外 LED，又 名 发光 二极管 。 LED灯工作电流很小（有的仅零点几毫安即可发光） 抗冲击和抗震性能好，可靠性高，寿命长 。由于 这些优点， LED灯 被 广泛用 在 仪器 仪表中作指示灯 、 液晶屏背光源 等 诸多领域 。 发光二极管与普通二极管一样具有单向
FPGA 20个例程篇：4.串行DAC输出模拟电压控制LED亮度
wandou0511的博客
04-06 5898
二、常用通信协议，摸索探究： 4.串行DAC输出模拟电压控制LED亮度 首先在此表示抱歉，笔者因为最近杂七杂八的事情比较多，搞得整个人莫名其妙地忙起来，所以博客更新的相对缓慢些，期间也有朋友私信我催更，表示在等着新例程学习呢，打开CSDN APP看到这些留言心里有一丝欣慰。 之前的承诺20个FPGA例程精讲精析，笔者会尽最大可能保持每周一个的速度持续更新，因为编写和整理代码会消耗不少的时间，后续例程的代码也会慢慢复杂起来，下班回来要做饭和陪女友，另外还要持续地学习工作方面.........
Verilog学习——led闪烁
最新发布
mvpkuku的博客
10-17 795
如上：给予时钟周期20ns，总共运行仿真2s=2000_000_000ns.
串口接收-控制LED闪烁（Verilog&Vivado）
小王在努力...的博客
02-16 1668
此文介绍uart串口串口接收-控制LED的verilog实现和testbench的编写，仿真环境为vivado 2018.3。
FPGA ise项目 实现点亮led灯，串口收发
兮兮子的博客
09-13 1992
文章目录前言一、FPGA开发板使用1.D1闪烁 间隔1s2.D2闪烁，间隔1s，按下key1，key2，实现D2的闪烁时间加长/减少二、串口通信key3作为串口驱动信号，向mcu发送数据，反复发送，key4按下，mcu发送信号给FPGA，FPGA发送反馈数据给mcu总结 前言 FPGA verilog项目学习 一、FPGA开发板使用 1.D1闪烁 间隔1s 代码如下： module D1 #( parameter CNT_MAX = 26'd49_999_999 ) ( input wire sys_
触摸按键控制LED的verilog实现
Xuejinfeng222的博客
04-25 654
根据野火征途PRO开发板 发表一下我的看法 原版是野火，可以去B站搜索
verilog语言实现流水灯实验
ziyouruf的博客
03-15 2370
目的是实现FPGA开发板上的四个LED灯依次点亮，每次只点亮一个，每个点亮时间是0.5s。输入有时钟和复位信号，一路输出连接到FPGA开发板上的四个LED灯。设置输出信号位宽四位宽，刚好一个位宽控制一个LED灯亮灭。需要设置一个中间变量计数器，初值为0，因为50MHz晶振，0.5秒计数为25000000，从0开始计数，所以计数器计数最大值为24_999_999,当计数器在复位信号无效或计数到最大值时，对计数器进行清零操作。再设置一个计数标致信号，在计数器计数到最大值时，拉高一个时钟周期的高电平，其他时刻保持
FPGA实现按键控制LED灯实验
06-01
实验目的： 通过 FPGA 实现按键控制 LED 灯的亮灭，加深对 FPGA 的理解和应用。 实验器材： - FPGA 开发板（例如 DE10-Lite） - USB 线 - 按键模块 - LED 灯模块 实验步骤： 1. 搭建硬件电路 将按键模块和 LED 灯模块插入 FPGA 开发板的相应引脚上，并将 FPGA 开发板与电脑连接。 按键模块连接方式： - K1 和 K2 分别连接到 FPGA 引脚的 PIN_23 和 PIN_25 上。 - GND 连接到 FPGA 引脚的 PIN_19 上。 LED 灯模块连接方式： - VCC 连接到 FPGA 引脚的 PIN_3 上。 - GND 连接到 FPGA 引脚的 PIN_1 上。 - LED1 和 LED2 分别连接到 FPGA 引脚的 PIN_10 和 PIN_12 上。 2. 新建 Quartus 工程 打开 Quartus 软件，选择 File -> New Project Wizard，新建一个工程。 3. 添加 Verilog 文件 在工程目录下新建一个 Verilog 文件，将以下代码复制进去： ```verilog module key_led( input clk, input k1, input k2, output led1, output led2 ); reg [1:0] state; always @(posedge clk) begin case(state) 2'b00: begin led1 <= 1'b0; led2 <= 1'b0; if(k1) state <= 2'b01; if(k2) state <= 2'b10; end 2'b01: begin led1 <= 1'b1; led2 <= 1'b0; if(!k1) state <= 2'b00; end 2'b10: begin led1 <= 1'b0; led2 <= 1'b1; if(!k2) state <= 2'b00; end default: state <= 2'b00; endcase end endmodule ``` 这段 Verilog 代码实现了按键控制 LED 灯的功能，在上升沿时检测按键的状态，根据按键的状态控制 LED 灯的亮灭。 4. 设计约束文件 在工程目录下新建一个 SDC 文件，将以下代码复制进去： ```tcl create_clock -name clk -period 10.0 -waveform {0 5.0} [get_ports clk] set_input_delay -clock clk -max 2.0 [get_ports k1] set_input_delay -clock clk -max 2.0 [get_ports k2] set_output_delay -clock clk -max 2.0 [get_ports led1] set_output_delay -clock clk -max 2.0 [get_ports led2] ``` 这段 SDC 代码定义了时钟和输入输出的时序约束。 5. 编译工程 在 Quartus 软件中，选择 Processing -> Start Compilation，编译工程。 6. 下载到 FPGA 开发板 编译成功后，在 Quartus 软件中选择 Tools -> Programmer，将编译好的文件下载到 FPGA 开发板。 7. 运行实验 将 FPGA 开发板接通电源，按下 K1 按键，LED1 灯亮起；按下 K2 按键，LED2 灯亮起。松开按键后，LED 灯熄灭。 实验效果： 通过按键控制 LED 灯的亮灭，实现了简单的数字逻辑电路的设计和实现。 实验总结： 本实验通过 FPGA 实现按键控制 LED 灯的亮灭，加深了对 FPGA 的理解和应用。在设计数字逻辑电路时，需要注意时序约束的设置，确保电路能够正常工作。

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