AXI 4总线

最新推荐文章于 2024-09-07 16:06:15 发布

feifansong

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地址映射：为了保证CPU执行指令时可正确访问存储单元，需将用户程序中的逻辑地址转换为运行时由机器直接寻址的物理地址，这一过程称为地址映射。

注意

地址映射最小单位为1页，4K大小，所以len值最小为：0x00001000。

地址映射分类

地址映射也可以成为地址重定位或地址变换，可以分为以下两类：

静态重定位

当用户程序被装入内存时，一次性实现逻辑地址到物理地址的转换，以后不再转换（一般在装入内存时由软件完成）。
动态重定位

在程序运行过程中要访问数据时再进行地址变换（即在逐条指令执行时完成地址映射。一般为了提高效率，此工作由硬件地址映射机制来完成。由硬件支持，软件硬件结合完成。硬件上一般需要一对寄存器的支持）。

(一)AXI总线是什么？

AXI是ARM 1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0，发布于2003年。当前的最新的版本发布于2010年。

AXI4：主要面向高性能地址映射通信的需求；

AXI4-Lite：是一个简单地吞吐量地址映射性通信总线；

AXI4-Stream：面向高速流数据传输；

AXI4总线分为主、从两端，两者间可以连续的进行通信。

ISE从12.3版本，Virtex6，Spartan6芯片开始对AXI4总线提供支持，并且随着Xilinx与ARM的合作面逐渐展开而得到大力推广。

(二)AXI4的优势

1.通过统一的AXI接口，开发者为开发ip core只需要学习一种协议即可；

2.AXI4是面向地址映射的接口，允许最大256轮的数据突发传输；

3.AXI4-Lite是一个轻量级的地址映射单次传输接口，占用很少的逻辑单元；

4.AXI4-Stream去掉了地址项，允许无限制的数据突发传输规模；

NetFPGA10G采用了AXI4系列总线架构，而Xilinx从Virtex6，Spartan6才开始支持AXI4。因此斯坦福的开发人员对在Virtex6上编译出的带有AXI4总线的ngc文件进行了修改加载到NetFPGA10G的ipcore中，使之骗过ISE，继续网表映射流程。

NetFPGA10G主要使用了其中的轻量级AXI4-lite（后文简写为axi）以及AXI4-stream（后文简写为axis）两者。前者用于CPU与ip core之间的通信；后者用于各ip core之间进行高速数据传输。如果将整个构架分为控制层面与数据层面，则axi主要负责控制层面，axis主要负责数据层面。

本文后续内容主要对轻量级axi以及axis总线进行介绍，如需AXI4整体总线通信模式，请参看ARM AXI4 Specification, Xilinx UG761 AXI Reference Guide.

(三)AXI4的工作模式

1.握手机制

AXI4所采用的是一种READY，VALID握手通信机制，即主从模块进行数据通信前，新根据操作对各所用到的数据、地址通道进行握手。主要操作包括传输发送者A等到传输接受者B的READY信号后，A将数据与VALID信号同时发送给B。如下图所示：

2.axi的工作模式：

axi总线分为五个通道：

读地址通道，包含ARVALID, ARADDR, ARREADY信号；
写地址通道，包含AWVALID，AWADDR, AWREADY信号；
读数据通道，包含RVALID, RDATA, RREADY, RRESP信号；
写数据通道，包含WVALID, WDATA，WSTRB, WREADY信号；
写应答通道，包含BVALID, BRESP, BREADY信号；
系统通道，包含：ACLK，ARESETN信号；

其中ACLK为axi总线时钟，ARESETN是axi总线复位信号，低电平有效；读写数据与读写地址类信号宽度都为32bit；READY与VALID是对应的通道握手信号；WSTRB信号为1的bit对应WDATA有效数据字节，WSTRB宽度是32bit/8=4bit；BRESP与RRESP分别为写回应信号，读回应信号，宽度都为2bit，‘h0代表成功，其他为错误。

A.读操作：

顺序为主与从进行读地址通道握手并传输地址内容，然后在读数据通道握手并传输所读内容以及读取操作的回应，时钟上升沿有效。如图所示：

B.写操作：

顺序为主与从进行写地址通道握手并传输地址内容，然后在写数据通道握手并传输所读内容，最后再写回应通道握手，并传输写回应数据，时钟上升沿有效。如图所示：

3.axis工作模式

axis分为：

tready信号：从告诉主做好传输准备；
tvalid信号：主告诉从数据传输有效；
tlast信号：主告诉从该次传输为突发传输结尾；
tdata信号：数据，可选宽度32,64,128,256bit
tstrb信号：为1的bit为对应tdata有效字节，宽度为tdata/8
tuser信号：用户定义信号，宽度为128bit
aclk信号：总线时钟，上升沿有效；
aresetn信号：总线复位，低电平有效；

通信时序如图所示：

axi与axis是AXI4总线中通信复杂度较低的两条总线，最大开发难度存在于axi的控制平面向axis的数据平面下发参数时，由于axi与axis时钟频率不同而产生的跨时钟域数据传输问题。

ZYNQ中的AXI接口共有9个，主要用于PS与PL的互联，包含以下三个类型：
. AXI_ACP接口，是ARM多核架构下定义的一种接口，中文翻译为加速器一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是Slave接口。
. AXI_HP接口，是高性能/带宽的AXI3.0标准的接口，总共有四个，PL模块作为主设备连接。主要用于PL访问PS上的存储器（DDR和On-Chip RAM）
. AXI_GP接口，是通用的AXI接口，总共有四个，包括两个32位主设备接口和两个32位从设备接口。