Verilog语言乒乓球机7段译码器（三）

最新推荐文章于 2022-06-07 09:54:29 发布
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分类专栏： Verilog 文章标签： verilog
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版权

仿真
编译完成后仿真如图

图 4
A 方先发球， B 方在恰当的时刻击球成功，当球回到 A 方时， A 方没有及时接到球的仿真波形

图 5
A 方两次成功发球后 B 方都没有接到球， A 方得 2 分的仿真波形图

图 6
B 方成功发球后， A 方在恰当的时刻成功接到球，而 B 方没有接到球的情况
3 、实验调试结果
通过调试我们可以观察到， 8 个 LED 排成一条直线，以中点为界，两边各代表参赛双方的位置，其中一只点亮的 LED 指示球的当前位置，点亮的 LED 依此从左到右，或从右到左，其移动的速度应能调节。当“球” ( 点亮的那只 LED) 运动到某方的最后一位时，参赛者应能果断地按下位于自己一方的按钮开关，即表示启动球拍击球。若击中，则球向相反方向移动；若未击中，则对方得 1 分。一方得分时，电路自动响铃 3 秒，这期间发球无效，等铃声停止后方能继续比赛。设置自动记分电路，甲、乙双方各用 2 位数码管进行记分显示，每计满 21 分为 1 局。甲、乙双方各设一个发光二极管，表示拥有发球权，每隔 5 次自动交换发球权，拥有发球权的一方发球有效。

findone2
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专栏目录
Verilog语言乒乓球机7段译码器
findone2的博客
07-16 1322
EDA 技术是现代电子设计领域的一门技术，它提供了基于计算机和信息技术的电路设计方法，不依托其他设计工具，仅以计算机为工具，在 EDA 软件上完成设计、编译、仿真。 EDA 技术正以空前的发展速度和规模渗透到各行各业。 在这个快节奏生活的社会，人们外出的休闲娱乐活动越来少，而越来越多的电子游戏解决了这个问题，人们可以在家中玩各种休闲娱乐节目。所以设计了基于 FPGA 的两人乒乓球游戏机，让人们能在忙碌中有时间体验下体育节目的乐趣。 FPGA 器件具有高开发周期短，高集成度，现场可修改等特点，因此十分有必要对
Verilog语言乒乓球机7段译码器（二）
findone2的博客
07-16 1261
设计步骤和调试过程 1 、模块设计和相应模块代码 （ 1 ） 发球选择模块 的设计 游戏开始时，必须先决定发球权在哪一方。同时，在游戏进行的过程中，必须能够正确交换甲乙双方发球权。相应的代码如下： module Permissions(clk,res,in1,in2,out1,out2,en_jia,en_yi); input clk,res,in1,in2; output out1,out2,en_jia,en_yi; reg out1,out2,en_jia,en_yi; wire w1,w2,a,b;
FPGA设计——verilog实现乒乓操作并modelsim仿真
H19981118的博客
06-07 7214
根据乒乓操作原理画出波形图，并verilog实现。
verilog 7段数码管译码器
踩坑记录
01-20 6177
sed_dec.v： // 2022-1-20 verilog学习 // 七段码译码器 a-g7根管 `timescale 1ns/10ps; module sed_dec( num, a_g ); input[3:0] num; output[6:0] a_g; // a_g -->{a,b,c,d,e,f,g} reg[6:0] a_g; // always赋值需要定义为reg变量 always@(num)b..
FPGA微型板Verilog定时蜂鸣
跨学科知识视角展现
10-15 2444
您将基于通用的display_7_seg，decoder_7_seg和debouncer模块构建一个倒数计时器，其功能实际上类似于真实产品。 即使是表面上看似简单的设备（如计时器）也可能难以设计。 为了简化设计，通常使用称为状态机的表示。 该技术不是FPGA独有的，它是一种以图表形式进行系统行为建模的好方法。 使用发声模块来驱动蜂鸣器，一旦倒计时结束，蜂鸣器就会响起。 状态机 状态机扎根于数学，因此，就像数学中的许多事物一样，听起来确实很聪明，但是归结起来却很简单。 您还将找到状态机和状态机图，它们被称为有
Verilog 练习 7段数码管译码器
weixin_63090979的博客
11-02 1万+
代码如下（testbench代码是我自己写的，仅供参考） //2021-11-2 //7段码译码器； `timescale 1ns/10ps module seg_dec(num,a_g); input[3:0] num; output[6:0] a_g; //a_g[6:0]-->{a,b,c,d,e,f,g}; reg[6:0] a_g; always@(num) begin case(num) 4'd0: a_g<=7'b111_1110; 4'd1: a_g<=...
verilog编码器及七段译码器设计及仿真
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05-30 1万+
题目要求：设计一个10输入编码器和一个七段译码器，要求使输入值在译码器显示所需仪器：步骤代码实验图 所需仪器： 软件：modelsim、quartus。 硬件：实验箱。 步骤 在modelsim中新建工程并添加Verilog文件后编写代码； 编译并仿真得到波形图； 在quarters中新建工程并将Verilog源文件添加进去，编译并运行； 设置管脚并连接试验箱进行测试。 代码 ** 10输入编...
Verilog语言乒乓球机8段译码器
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07-16 779
设计一个由甲、乙双方参赛，有裁判的 3 人乒乓球游戏机。 （ 2 ） 用 8 个 LED 排成一条直线，以中点为界，两边各代表参赛双方的位置其中一只点亮 LE 指示球的当前位置，点亮 LE 依此从左到右，或从右到左其移动的速度应能调节 当“球点亮的那 LED 运动到某方的最后一位时，参赛者应能果地按下位于自己 一方的按钮开关，即表示启动球拍击球。若击中，则球向相反方移动；若未击中，则对方分 一方得分时，电路自动响秒，这期间发球无效，等铃声停止后能继续比赛 设置自动记分电路，甲、乙双方各位数码管进行记分显
8-Verilog HDL编码器与译码器设计.7z
03-05
在这个“8-Verilog HDL编码器与译码器设计.7z”压缩包中，我们聚焦于利用Verilog HDL来实现编码器和译码器这两种重要的数字逻辑组件。编码器和译码器在许多领域，如计算机系统、通信网络和FPGA（Field-Programmable ...
Verilog HDL BCD七段译码器
11-16
### Verilog HDL BCD七段译码器 #### 概述 本篇文章将详细介绍一个用Verilog HDL实现的组合逻辑电路设计案例——BCD（Binary-Coded Decimal）七段译码器。该译码器能够将输入的4位二进制编码的十进制数转换为用于...
2-3 Verilog 7 段译码器（动态显示）
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基于 FPGA乒乓球比赛游戏机设计
findone2的博客
07-16 3244
乒乓球游戏机 系统组成 乒乓球比赛游戏机的组成如图1 所示。比赛规则约定:五局三胜; 1 分一局; 裁判发出比赛开始信号,触发FPGA 内部随机数发生器模块产生首次发球权方;比赛进行中,选手连续两次获得发球权后, 发球权交予 对方,如未获发球权方发球, 裁判端犯规音响电路鸣响;6 个LED 排列成行模拟乒乓球台（因为我的开发板上只有6个LED灯，比赛开始时候 中间两个灯亮 ，如果有条件的话有10来个灯最好了）; 点亮的LED 模拟乒乓球,受 FPGA 控制从左到右或从右到左移动; 比赛选手通过按钮输入模拟击
Verilog HDL抢答器设计
findone2的博客
07-16 8634
设计的内容 1 用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的设计 2 智能电子抢答器可容纳4组参赛者抢答，每组设一个抢答器 3 电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答，并用EDA实训仪上面的八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”的响声，并维持3秒钟，此时电路自锁，不再接受其他选手的抢答信号 4 设置计分电路，每组开始时设置为6分，抢答后由主持人计分，答对一次加1分，错一次减1分。 系统设计要求 本设计的具体要求是： (1) 设计制作一个可容纳四组参赛
智力竞赛抢答器Verilog HDL设计
findone2的博客
07-16 4292
设计任务 智力竞赛抢答器Verilog HDL要求有6位参赛者进行抢答，有六个抢答信号进行抢答。当有抢答选手按下抢答键后系统能够快速准确的判断是那一组选手按下了抢答信号，由于系统比较小，速度比较快一般不会有同时按下的可能，所以只有六种状态，然后系统能够根据这六种状态进行适时的显示和提示。当有选手按下以后就对抢答信号进行锁存，其他选手的输入无效。然后就是对抢答进行时间限制了，根据设定的时间进行倒计时，当倒计时完成还没有人抢答的时候系统发出警报声音提示时间已经到了。当有选手在主持人未按下抢答键抢答时视为超前抢答
智力竞赛抢答器 Verilog HDL 建模
findone2的博客
07-16 3284
设计题目： 智力竞赛抢答器 Verilog HDL 建模 设计要求： 1、 5 组参赛者进行抢答； 2、 当抢先者按下按钮时，抢答器能准确判断，并以声、光标志（模拟）。要求声响、光亮时间为 3s 后自动结束； 3、 抢答器应具有互锁功能，某组抢答后能自动封锁其他各组进行抢答； 4、 具有限时功能，分 5s 、 10s 、 15s 三档时间，时间到自动发出声响，且计时时间通过数码管显示（以 7 段译码输出、动态扫描方式）； 5、 犯规、违章警告信号（如主持人未说 “ 开始抢答 ” ，抢答
FPGA的六层电梯控制器Verilog语言（二）
findone2的博客
07-16 2648
3设计内容 3.1基本状态设计 1、采用信号并置处理很多输入信号的方式： always @(call_up_1 or call_up_2 or call_up_3 or call_up_4 or call_up_5) up_all={1’b0, call_up_5, call_up_4, call_up_3, call_up_2, call_up_1}; //将各下降请求信号实时地合并(1楼为底层,无下降请求,考虑到通用性,将第1位填零) always @(call_down_2 or call_down_
智力竞赛抢答器 Verilog HDL 建模*（二）
findone2的博客
07-16 1056
计数模块 计数模块，比赛中要求第一抢答者在规定时间内回答问题，系统开始 30 秒倒计时，倒计时完毕发出响声，若能在规定时间内完成，由主持人按使能开关停止倒计时，不发出响声。计数模块的源程如下： else if (clk == 1’b1) begin if (en == 1’b1) begin ll <= ll - 1 ; if (ll == 4’b0000) begin ll <= 4’b1001 ; hh <= hh - 1 ; if (hh == 4’b0000 & ll ==
计时模块的 VerilogHDL 源代码
findone2的博客
07-16 902
计时模块的 VerilogHDL 源代码： module js(reset,start,clk_1,jishi,jishi_1); input reset,start,clk_1; output jishi,jishi_1; reg [5:0] count1,count2; reg [7:0] jishi,jishi_1; always@(negedge reset,posedge clk_1) begin if(!reset) begin count2=6’b000000; count1=6’b00000
VerilogHDL实现：7段译码器与8位加法器的实验设计
本资源是一份关于FPGA实验的文档，主要内容涉及Verilog HDL语言在数字逻辑设计中的应用，包括七个关键实验项目：七段显示译码器、8位硬件加法器、七人表决器、巴克码、多功能数字时钟、状态机以及具体的Verilog代码...
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