Verilog中的一点小习惯

养成附初值或者复位的习惯：

在进行有关寄存器仿真时，假如初值是不定的，那么+1后的初值仍然不定，所以不能试图对一个没有初始化的计数器进行计数，正确的做法是，在编写模块时设置一个RST复位端，或者LOAD载入初值的控制，计数进行载入初值或者复位，上图就是复位前后的计数情况，可见复位前即便是有脉冲到来也不会有计数输出，但实际电路是不会没有输出的，只是我们不知道它的具体值。

熟悉常用语法：

比如assign中，被赋值的变量要是wire型，而<=的形式的赋值要求被赋值的变量时reg型。