你遇到过最尴尬的糗事是什么?

看到这个问题我回忆了一下我从小到大经历过了一些尴尬糗事,让大家开心一下:

1、刚上初一那会儿还没长残,又有点早熟,160的身高在九十年代的农村里还算个小高个儿了,自然的总是会收到几封同学妹子羞涩的小情书的,这可是我值得炫耀的资本,哪里舍得毁尸灭迹,以免被老妈发现。

结果作为过来人的大家都想像的到结局吧,很快这些东西都被老妈发现了,误认为我小小年纪毛都没长齐就学会了早恋,不由我解释就是一顿男女混合双打。我羞愤难当,学起电视里琼瑶剧里被冤枉的女主角,跑到屋后的桃子树下,脱下校服挽了个结挂在那孱弱不堪的桃树枝丫上,打算自挂东南枝自证清白。可一向胆小的我其实怕的要命,在那胡思乱想这么挂上去是不是样子太难看了,会不会很疼之类的,哪有那个胆量!

这一幕刚好被到屋后拿柴火的老爸看见了,吓了一跳,赶紧跑过来把正在发呆的我拉了回去,还以为老爸老妈会好言安慰一番,没想到我没猜透他们两个人的脑回路,又是一顿混合双打,比上次打的还狠,哭的我快喘不过气来了。

本来我不闹后面那出啥事没有,爸妈认为打一顿就怕了不敢了的。这下老爸老妈以为我早恋魔怔了走火入魔,非得拉着我上学校找老师告状去,这不要我命吗?

果不其然,我又出名了,从此初中同学妹子们老远看见我都绕着弯躲开,拿一种奇奇怪怪似乎是鄙视的眼神看我,我那小心脏,很长一段时间都是哇凉哇凉的。总结一下,我谈恋爱结婚晚,这事的尴尬阴影估计得占一半。

2、2011年在重庆工作,一间办公室的一个本地妹儿,年纪和我一般大二十五六了,可那长相和身段,按现在的流行说法就是一个标准萝莉,个儿不高,一米五,苗条白净,白的发光那种,配上一张娃娃脸,一度让我误认为她还只有十七八岁。

对这种妹儿我自然有十分倾心,总想和她发生点啥。

有一段时间这妹儿突然对我十分的热情起来,总是有事没事跑来我办公桌前来嘘寒问暖,帮我摆弄让人头疼的数据表格,甚至好多次请我去吃她们这地方有名的羊肉汤和芋儿鸡,这让我春心荡漾起来:她是不是看出来我对她有意思了?我要不要找个机会跟她表白一下捅破这层窗户纸?

一个周末我正百无聊奈的在宿舍里玩魔兽世界,这妹儿打电话来了,问我在不在宿舍里,有没有时间,她想来我宿舍里坐坐。

“有时间,我太有时间了”。我兴奋的差点喊出声来,赶紧关了电脑,把屋子打扫了一遍,被子叠成豆腐块儿。收拾妥当,感觉哪里不对,闻闻身上,咦,有股汗味,赶紧又冲个凉,喷了点买回来从来没用过的古龙香水。就等着妹儿上门了。

妹儿进了门,妞妞捏捏的,越看越可爱,弄的我心怦怦跳不停,想着都到这步了应该可以表白一把,万一成了呢?

“我......”

“隔壁的洪哥在不在?他几天不接我电话了”。我话硬生生被噎了回去。妹儿啊,我这是表错情了啊,这妹儿套路我就是为了从我这儿知道住我隔壁的大帅逼洪哥的近况!原来她们两一直在恋爱,前段时间为了点小事儿吵架了,好多天都不接她电话,这妹儿这段时间无事献殷勤就是想让我做她的爱情间谍,给她报告洪哥的行踪。

这就太他妈的尴尬了,闹半天,我只是个自作多情的瓜娃子哦,还好话没说出口,不然糗大了,没办法在这公司立足了。

以下是重新表述后的内容: 单周期 MIPS CPU 的微程序地址转移逻辑设计:在单周期 MIPS CPU 架构中,微程序地址转移逻辑是关键部分。它负责根据当前微指令的执行情况以及 CPU 内部的各种状态信号,准确地计算出下一条微指令的地址。这一逻辑需要综合考虑指令类型、操作完成情况、是否发生异常等多种因素,以确保微程序能够按照正确的顺序和逻辑进行执行,从而实现 MIPS 指令的准确译码与控制。 MIPS 微程序 CPU 的设计:设计一款基于微程序控制的 MIPS CPU,其核心在于构建微程序控制器。该控制器通过存储微指令序列来实现对 CPU 各部件的控制。微指令中包含对数据通路操作的控制信号以及微程序地址转移信息。在设计过程中,需要精心设计微指令格式,使其能够高效地表示各种操作控制信息,同时合理安排微指令存储器的组织结构,确保微指令的快速读取与准确执行,从而实现 MIPS 指令集的完整功能。 MIPS 硬布线控制器的状态机设计:在采用硬布线控制方式的 MIPS CPU 中,状态机是控制器的核心组成部分。状态机根据输入的指令操作码、状态信号等信息,在不同的状态之间进行转换。每个状态对应着 CPU 在执行一条指令过程中的一个特定阶段,如取指、译码、执行、访存等。状态机的设计需要精确地定义各个状态的转换条件以及在每个状态下输出的控制信号,以确保 CPU 能够按照正确的时序和逻辑完成指令的执行过程。 多周期 MIPS 硬布线控制器 CPU 设计(排序程序):设计一款多周期 MIPS 硬布线控制器 CPU,用于运行排序程序。在这种设计中,CPU 的每个指令执行周期被划分为多个子周期,每个子周期完成指令执行过程中的一个特定操作。硬布线控制器根据指令操作码和当前周期状态,生成相应的控制信号来协调 CPU 数据通路的操作。针对排序程序的特点,需要优化控制器的设计,合理安排指令执行的周期划分
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