verilog设计

设计输入是先形成一个基于语言描述的设计，并将其以电子格式的方式存储在计算机中。在现代设计方法中，通常用诸如verilog这样的硬件描述语言来进行描述，与诸如自底向上的手动输入等其他方式相比，采用前者编写一个大型电路的verilog行为描述文件并实现其门级电路综合所花费的时间要少的多，节省下来的时间可用于设计流程的其他部分。verilog描述很容易进行编写、修改和替换，因而方便探索电路采用不同的实现结构。此外，综合工具本身也会自动查找具有同样功能的其他实现形式，并能产生描述该设计属性的报告文件。

在把HDL描述映射到目标工艺之前，综合工具会创建一个该电路的最佳内部描述格式。在此阶段其内部数据库是通用的，可将一个HDL描述映射至各种不同的工艺。

基于HDL的设计要比电路原理图设计更容易调试。行为描述方法总结抽象了电路的复杂功能，并隐藏了许多门级的底层细节，因此在功能设计中对出现的问题进行隔离处理，用较少的信息量来实现并简化设计。此外，如果行为描述在功能上是正确的，它就会成为后续的门级电路实现时有价值的设计规范。