Verilog
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一个闲来无事,整理考试重点的好家伙。小手点起来,关注一波
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Verilog分频器通解
Verilog分频器通解y分频器,分频之后 ,m个低电平2Size≥y\geq y≥ymodule divfreu(clk,rst,out);input clk,rst;output out;reg [Size-1:0]cnt;// reg out;always @(posedge clk ) begin if (!rst) cnt <= Size'b0; else if (cnt==Size'by) cnt <= Size'b0; else cnt <原创 2021-05-18 08:43:23 · 320 阅读 · 0 评论 -
学了一段时间的Verilog总结二
verilog 学习笔记二程序总结二七人表决器codetestbench八位全加器codetestbench奇校验收发电路Codetestbench八分频器Codetestbench移位寄存器Codetestbench作者寄语本人将根据教材《Verilog数字系统教程》-----(夏宇闻)学习总结本文章为实例主题(二)程序总结二七人表决器codemodule vote(in,result);input[6:0] in;output result;wire[2:0] count;原创 2021-05-15 15:21:55 · 1615 阅读 · 3 评论 -
学了一段时间的Verilog总结一
Verilog代码1.16位半加器2.测试电路一3.4bit 相等比较器1.16位半加器module halfadd(A,B,sum,cout);input [15:0] A,B;output [15:0] sum;output cout ;wire [15:0] sum;wire out ;assign {cout,sum} = A+B;endmodule2.测试电路一module Test(Error,Wait,Valid,Clear,Out);input Error,Wait原创 2021-05-14 08:35:12 · 4205 阅读 · 8 评论