FPGA/CPLD
ghjk014
这个作者很懒,什么都没留下…
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PCI总线介绍(四)
8. PCI设备的配置空间 所有除主桥之外的设备功能,必须实现配置地址空间,目前有三种类型的首部格式:首部类型0,用于全部除PCI桥之外的设备;首部类型1,用于PCI-PCI桥;首部类型2,用于Card Bus桥。 每个PCI设备的配置空间大小为256字节,用来转载 2011-09-19 14:42:44 · 599 阅读 · 0 评论 -
VerilogHDL(二)
VerilogHDL的主要数据类型:net(线网):表示器件之间的物理连接,需要门和模块的驱动;没声明的net的缺省类型为1位(标量)wire类型。register(寄存器):表示抽象的存储元件;parameters(参数):运行时常数。1.net和register声明(1)net声明: [range] [delay] [,net_name];net_type:net类型原创 2012-10-12 14:23:41 · 404 阅读 · 0 评论 -
verilogHDL(三)
位选择与部分选择从向量中抽取特定的位:reg [7:0] State;State[1]wire [7:0] Data;Data[1]从向量中抽取若干位:reg [7:0] State;State[6:3]wire [7:0] Data;Data[5:2]声明net类型时的可选项,缺省值scalared net;如果对某个net类型声明了vectore原创 2012-10-12 14:49:15 · 464 阅读 · 0 评论 -
verilog HDL 学习(一)
1.verilog HDL代码结构:----------------------------------------------------------------------- module模块名(端口列表); 端口声明 数据类型声明 模块功能或结构描述原创 2012-10-12 11:09:48 · 397 阅读 · 0 评论 -
verilogHDL 位选择与部分选择
位选择与部分选择从向量中抽取特定的位:reg [7:0] State;State[1]wire [7:0] Data;Data[1]从向量中抽取若干位:reg [7:0] State;State[6:3]wire [7:0] Data;Data[5:2]声明net类型时的可选项,缺省值scalared net;如果对某个net类型声明了vectore原创 2012-10-26 16:54:03 · 643 阅读 · 0 评论 -
关于`timescale
在Verilog HDL 模型中,所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。`timescale编译器指令格式为:`timescale time_unit / time_precisiontime_unit 和time_precision 由值1、10、和100以及单位s、ms、us、ns、ps和fs组成转载 2012-11-08 09:50:43 · 322 阅读 · 0 评论 -
十大基本功之testbench
1. 激励的产生对于testbench而言,端口应当和被测试的module一一对应。端口分为input,output和inout类型产生激励信号的时候,input对应的端口应当申明为reg, output对应的端口申明为wire,inout端口比较特殊,下面专门讲解。1)直接赋值。一般用initial块给信号赋初值,initial块执行一次,always或者forever表转载 2012-11-08 09:52:45 · 510 阅读 · 0 评论 -
fpga fifo 和 pingpong 设计的区别和联系
fifo是先进先出寄存器,主要用于用于数据缓冲,一般是快速设备和慢速设备接口之间用pingpong就是著名的乒乓,用于用慢速设备处理高速数据,里面的数据缓冲就用的fifo(思想),有多个fifo,这样就能从宏观上看就相当于将高速数据分频了,然后每个低速时钟同时处理,处理完后有汇集起来,变成高速数据,这是面积换速度的一个体现,跟流水线有点异曲同工之妙原创 2012-08-06 10:25:28 · 1011 阅读 · 1 评论 -
VHDL中inout的使用
引自 EDN博客 博主jiangyi_love 的同名博文最近在用VHDL设计简易CPU,想用总线式的,这就要求端口模式必须是INOUT,之前没接触过。在网上搜到了博主jiangyi_love 的一篇文章,转载过来,我们大家共同学习。在工程应用中,双向电路是设计者不得不面对的问题.在实际应用中,数据总线往往是双向的.如何正确处理数据总线是进行时序逻辑电路设计的基础.在程序设计过程中,关键技转载 2012-08-06 09:26:12 · 5300 阅读 · 0 评论 -
PCI总线介绍(一)
1.PCI总线管脚功能PCI主设备最少需要49根线,从设备最少需要47根线,剩下的线可选。在介绍PCI管脚功能前,先来说明下PCI管脚信号的类型 in:输入信号; out:输出信号; t/s:双向三态信号(Tri-state),无效时为原创 2011-09-19 13:59:54 · 713 阅读 · 0 评论 -
PCI总线介绍(三)
5. PCI仲裁器工作原理假设PCI仲裁器上接三个PCI设备,如下图所示。 假定PCI1,PCI2,PCI3三个设备的优先级相同,上电后,PCI总线仲裁器会将PCI1设备的GNT1信号驱动为低电平(有效)。即PCI1占用PCI总线。如果此时PCI1上没有数据传输转载 2011-09-19 14:35:20 · 646 阅读 · 0 评论 -
FPGA调试遇到的警告及解决方法
1.Found clock-sensitive change during active clock edge at time on register ""原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加 载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后 果为导致结果不正确.措施:编辑vector source file转载 2011-12-16 11:28:11 · 1350 阅读 · 0 评论 -
quartusII warnning 处理
以下内容转载自EDACN 1.Found clock-sensitive change during active clock edge at time on register ""原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施:编辑vector s转载 2011-12-28 09:51:11 · 559 阅读 · 0 评论 -
PCI板卡金手指尺寸和定义规范
一、PCIPCI接口分为32bit和64bit两种,32bit就是一般台式机使用的普通的pci接口(图一、图三),64bit接口比32bit接口长一些一般只出现在服务器上(图四、图五)。32bit和64bit都有5v和3.3v电压两种,5v电压的是PCI2.1标准的时钟频率为33MHz,3.3v电压的是PCI2.2标准以后出现的可以工作在66MHz的时钟频率上。不过现在一般来说,卡和插槽都做成原创 2012-04-10 11:29:21 · 42645 阅读 · 8 评论 -
IIC总线描述
IIC总线由数据线SDA和时钟线SCL两条线构成通信线路 总线上各器件都采用漏极开路结构与总线相连,SCL和SDA均需接上拉电阻与总线相连,空闲状态总线保持高电平,总线上的各器件时线“与”关系 IIC通常工作在主从工作方式下,主器件启动数据的发送(发出启动信号),产生时钟信号,发出停止信号 IIC总线上数据有效性规定:时钟信号为高电平期间,数据有限上的数据必须保持稳定,只有在时钟信号为原创 2012-05-09 12:23:45 · 983 阅读 · 0 评论 -
PCI总线介绍(二)
2. PCI总线的典型接法下图为PCI总线的典型接法, 3.PCI总线上IDSEL管脚的处理方式主PCI桥片的IDSEL管脚一般通过电阻下拉到地,从PCI设备的IDSEL管脚和AD[11:31]相连,每个PCI从设备连接其中的一根,且不能重复。如下图所示。4.PCI信号的驱动方式PCI信号为半波驱动方式,为了更好的说明什么是半波驱动方式,下面我用一个仿真实例来说明。下图转载 2011-09-19 14:09:16 · 724 阅读 · 0 评论 -
vhdl设计中使用元件的实例化
感觉吧,实例化就是把已经写好的元件在新的元件中调用,从而组成更大的元件。在vhdl设计中常常将常用、典型的功能实体放在同一个目录下面,在设计复杂的电路的时候使用这些已经设计好的实例,这样就使设计变得简单了。1.元件声明是对VHDL模块(即底层设计,也是完整的VHDL设计)的说明,使之可在其他被调用,元件声明可放在程序包中,也可在某个设计的构造体中声明。 元件例化指元件的调用。元件声明原创 2012-08-03 17:52:34 · 6529 阅读 · 0 评论 -
VerilogHDL中assign和always
assign 用于描述组合逻辑always@(敏感事件列表) 用于描述时序逻辑敏感事件 上升沿 posedge,下降沿 negedge,或电平敏感事件列表中可以包含多个敏感事件,但不可以同时包括电平敏感事件和边沿敏感事件,也不可以同时包括同一个信号的上升沿和下降沿,这两个事件可以合并为一个电平敏感事件。在新的verilog2001中“,”和“or”都可以用来分割敏感事件了,可以用“转载 2012-11-09 14:21:40 · 729 阅读 · 0 评论