verilogHDL（三）

位选择与部分选择

从向量中抽取特定的位：

reg [7:0] State;

State[1]

wire [7:0] Data;

Data[1]

从向量中抽取若干位：

reg [7:0] State;

State[6：3]

wire [7:0] Data;

Data[5:2]

声明net类型时的可选项，缺省值scalared net；

如果对某个net类型声明了vectored，就不允许对该net进行位选择和部分选择，而必须对net整体赋值。

wire vertored [7:0] data;