verilog HDL 学习（一）

最新推荐文章于 2024-07-17 11:42:23 发布
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分类专栏： FPGA/CPLD 文章标签： module
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1.verilog HDL代码结构：

-----------------------------------------------------------------------

         module模块名（端口列表）；

              端口声明

              数据类型声明

              模块功能或结构描述

              时序控制

         endmodule 

-----------------------------------------------------------------------

   verilog中的模块

        module是层次化设计的基本构件

        每个模块从module开始，到endmodule结束

        逻辑和功能实现的描述放在module的内部

        module能够表示：物理模块，如IC单元；逻辑模块，如一个设计的某个部分；整个系统

        模块例化：可将模块的实例通过端口连接起来构成一个大的系统或元件

2.verilog HDL逻辑设计：

行为描述

结构描述

混合描述
（1）行为级和RTL级描述

      RTL模型中，体现的是数据流的流动和处理。任何同步时序元件在时钟沿处的行为都要精确描述。RTL级描述是行为级verilog的子集。

（2）结构级描述

      结构级verilog适合开发小规模或利用低层次单元设计较高层次的模块

      ----verilog内部自带基本逻辑单元，如各种门

      ----用户可自定义自己的基本单元UPD       

ghjk014
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