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FPGA
gjy938815
这个作者很懒,什么都没留下…
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PLL的重要性
之前写了两篇关于Modelsim仿真的blog,其中模块管脚的命名可能让人觉得有些奇怪,其实不然,之前的两篇内容都是为了仿真SDRAM操作做铺垫的。由于SDRAM的仿真过程相对比较复杂,也比较繁琐。故可能需要不止一篇blog来完成。在开始仿真之前,如果对SDRAM原理以及时序不是很了解的朋友,推荐看一下如下这篇文章:SDRAM-高手进阶,终极内存技术指南——完整进阶版转载 2013-08-17 13:30:02 · 857 阅读 · 0 评论 -
FPGA读写SDRAM实验
众所周知,片上RAM是FPGA的宝贵资源。对于一些低端的FPGA芯片,其片上RAM实在是少的可怜,甚至不能存下一张图片。若要用FPGA实现图像处理,显然需要外部存储器。而在外部存储器中,SDRAM的特点是速度快,价格低,但时序复杂。今天,主要介绍的就是使用FPGA读写SDRAM的实验。文章最后,将会给出所有代码,代码均经过详细注释。我之前的BLOG写过SDRAM的写过程仿真,如转载 2013-08-17 13:28:51 · 1893 阅读 · 0 评论 -
一个例子说明FPGA中PLL的重要性 .
PLL的重要性PLL,即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率,相位的时钟信号。所以,一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。今天,我结合一个例子,来活生生的展示PLL的重要性。 背景使用FPGA采集PAL视频信号(遵循CCIR656标准),使用的视频编码芯片为SAA7120。采集时钟频率为27MHz。根据标准转载 2013-08-17 13:29:26 · 1305 阅读 · 0 评论 -
用ModelSim仿真FIFO .
由于仿真FIFO需要时钟资源,故使用了前一篇文章中使用的PLL模块。在仿真FIFO模块时,我使用了一个数据发生模块,参考的下面这篇文章中的源码datagene.v (可以去链接网址下载源码)数据发生模块的输入输出框图如下所示:我在Modelsim中利用了该模块进行FIFO的仿真。若对FIFO的IP核不熟悉,可以参考官方文档:http://www.altera.com/liter转载 2013-08-17 13:30:32 · 1631 阅读 · 0 评论 -
用ModelSim仿真PLL模块 .
由于要对FPGA读写SDRAM的工程进行调试,第一步就是验证PLL模块的功能,故结合网上找的一些资料,进行了如下PLL仿真实验。下面是仿真的全过程首先,看一下Quartus中的PLL模块:从上面图中可以看出:我的FPGA输入时钟是20MHZ,该PLL有三个输出,其中C0:5倍频,100MHZC1:1倍频,20MHZC2:5倍频,100MHZ,同时相对于C转载 2013-08-17 13:31:20 · 988 阅读 · 0 评论