进阶优化
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缘起性空
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利用RAM产生异步FIFO结构
#原理图其中地址的传输过程中会将二进制变换成格雷码,因为格雷码相邻地址只有一位的差别,避免多位地址传输出现的二进制地址一些位改变而其他位没有改变的问题。原创 2021-04-01 16:15:37 · 763 阅读 · 0 评论 -
时钟区域
#跨时钟区域时钟可能因为相位的关系产生时序冲突。#亚稳态的产生##解决亚稳态的方法1、相位控制(一个时钟经过PLL或DLL,且两个时钟具有倍数关系)2、双跳技术。双跳技术是一项可以用于两个异步时钟区域之间单比特信号传输技术。3、FIFO结构。在异步时钟之间传递多位信号时可以利用FIFO。4、分割同步模块。优点:首先,每个基本模块的时序分析变得一般,因为模块内是完全同步的;其次,时序在其应用到整个同步模块时特别容易确定;最后,与其相应的时序例外同时同步以较低的由于人为的错误被忽略的概率产生原创 2021-04-01 15:50:25 · 262 阅读 · 0 评论 -
功耗结构设计
#策略1、时钟控制降低动态功耗。FPGA大部分动态功耗直接与系统时钟的触发有关,所以在设计的非激活区域暂停时钟是这类功耗最小化最直接的方法(使用触发器的时钟使能引脚,或利用全局时钟的多路选择器;不推荐使用时钟选通信号,因为可能产生时钟偏移)。...原创 2021-04-01 11:36:13 · 117 阅读 · 0 评论 -
面积优化
#策略1、折叠流水线。折叠流水线可以优化在流水线级复制逻辑的流水线设计的面积。2、基于控制的逻辑复用。共享逻辑资源有时要求专门的控制电路来决定哪些元件是到特定结构的输入,当共享逻辑比控制逻辑更大时,控制可以直接用来逻辑复用。3、资源共享。指的是最高层次的结构资源共享,不同的资源在横跨不同的功能范围内共享。对于面积是主要要求的紧促设计,搜索在其他模块中有类似的资源,可以将其放在层次上的全局位置,在多个功能范围之间共享。4、...原创 2021-04-01 10:32:03 · 1352 阅读 · 0 评论 -
时序改进
#概念时序指的是一个设计的时钟速度。在设计中任何两个时序元件之间的最大延时将决定最大的时钟速度。#改善时序的方法1、添加中间的寄存器层次到关键路径,建议使用在高度流水线的设计。2、并行结构,重新组织关键路径,以致并行地实现逻辑结构。例如,将8位的乘法器分成两个4位的乘法器。3、展平逻辑结构。去除不需要的的特权编码,展平逻辑结构,减少路径延时。4、寄存器平衡。重新分布寄存器之间的逻辑,减少任何两个寄存器之间最坏的延时。建议应用在关键路径和相邻路径之间的逻辑高度不平衡时。因为时钟只能由最坏的路径来决原创 2021-03-30 22:05:52 · 333 阅读 · 0 评论