时序改进

#概念
时序指的是一个设计的时钟速度。在设计中任何两个时序元件之间的最大延时将决定最大的时钟速度。
#改善时序的方法
1、添加中间的寄存器层次到关键路径，建议使用在高度流水线的设计。
2、并行结构，重新组织关键路径，以致并行地实现逻辑结构。例如，将8位的乘法器分成两个4位的乘法器。
3、展平逻辑结构。去除不需要的的特权编码，展平逻辑结构，减少路径延时。
4、寄存器平衡。重新分布寄存器之间的逻辑，减少任何两个寄存器之间最坏的延时。建议应用在关键路径和相邻路径之间的逻辑高度不平衡时。因为时钟只能由最坏的路径来决定，可以做最小的改变而成功地重新平衡关键逻辑。从关键路径移动组合逻辑到相邻路径，寄存器平衡时序。
5、重新安排路径。在数据流重新安排路径使关键路径最小化。