功耗结构设计

#策略

1、时钟控制降低动态功耗。FPGA大部分动态功耗直接与系统时钟的触发有关，所以在设计的非激活区域暂停时钟是这类功耗最小化最直接的方法（使用触发器的时钟使能引脚，或利用全局时钟的多路选择器；不推荐使用时钟选通信号，因为可能产生时钟偏移）。
2、输入控制。输入斜率也是降低功率的技术之一，也就是最小化驱动输入的信号上升和下降时间。悬空的输入可能比外部驱动的输入存在甚至更差，悬空的输入定义为一个变化迟缓的外部驱动的输入，所以要避免悬空的输入。
3、减少供电电压。降低电压可以降低动态功耗，但是也会对性能产生较大的影响，如果采用降低电压的方法，要确保时序分析考虑到最低供电线上的可能电压对最坏条件的最大时序的影响。
4、双边沿触发器。如果采用双边沿触发器，可以达到单边沿的两倍效果，所以时钟频率可以降低一半。但是双边沿触发器只应该在他们被提供作为基本元件时使用。
5、修改终端。