Linux内核驱动之DDR3(三)引脚分析

一 DDR3引脚描述 
4bit和8bit位宽芯片一般采用78球FBGA封装 16bit位宽芯片一般采用96球FBGA封装 下列信号方向都是针对DDR3芯片来说的 A0-A9,A10/AP,A11,A12/BC#,A13,A14    input 地址输入信号，行地址线和列地址线分时使用 

A10/AP 表示PRECHARGE命令期间对某个bank预充电auto-precharge A10为低则有BA[0,2]来决定哪个bank进行auto-precharge，A10为高电平表示对所有bank进行auto-precharge 

BA0,BA1,BA2                       input 
bank地址输入信号，三个bank地址线表明该DDR3内部有8个bank LOAD MODE命令期间定义DDR3芯片使用哪个模式(MR0,MR1,MR2) 

CK,CK#                            input 
差分时钟输入，所有控制和地址输入信号在CK上升沿和CK#的下降沿交叉处被采样，输出数据选通(DQS,DQS#)参考CK和CK#的交叉点

CKE                               input 
时钟使能信号，高电平有效，CKE为低电平时提供PRECHARGE POWN-DOWN和SELF REFRESH操作(对所有bank里行有效)

CS#                               input 
片选使能信号当CS#为高的时候，所有的命令被屏蔽，CS#提供了多RANK系统的RANK选择功能，CS#是命令代码的一部分

DM(mask)                           input 
数据输入屏蔽，每8bit数据对应一个DM信号，在写期间，当伴随输入数据的DM信号被采样为高的时候，这8bit的输入数据视为无效。

DM信号相当于就是掩码控制位，该信号在读操作时没有用：比如在读32bit数据，但只需要8bit数据,在软件里将高24bit置0就行，有没有DM信号都关系不大，但执行写操作时，如果没有DM信号，可能程序只需要写8bit数据，但是物理连接是32bit到DDR3，只要WR信号有效，32bit数据就全部写到DDR3里边去了，高24bit数据就被覆盖了，有了DM信号它对应的8bit数据就会被忽略，这样就不会覆盖其他数据了。对于4bit位宽DDR3,两个芯片共用一个DM信号，对于8bit位宽DDR3芯片一个芯片占用一个DM信号，对于16bit位宽DDR3芯片则需要2个DM信号

虽然DM仅作为输入脚，但是，DM负载被设计成与DQ和DQS脚负载相匹配。DM的参考是VREFCA。DM可选作为TDQS

ODT                                 input 
片上终端使能。ODT使能（高）和禁止（低）片内终端电阻。在正常操作使能的时候，ODT仅对下面的管脚有效：DQ[15:0],DQS,DQS#和DM。如果通过LOAD MODE命令禁止，ODT输入被忽略

RAS#,CAS#,WE#                        input 命令输入，这三个信号，连同CS#用来定义一个命令

RESET#                               input 复位，低有效，参考是VSS 

DQ0-DQ7/ DQ0-DQ15                   I/O 数据输入/输出。双向数据

DQS,DQS#                             I/O 
数据选通。读时是输出，边缘与读出的数据对齐。写时是输入，中心与写数据对齐。

DQS是DDR中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每8bit数据都有一个DQS信号线，它是双向的，在写入时它用来传送由内存控制器发来的DQS信号，读取时，则由芯片生成DQS向内存控制器发送。完全可以说，它就是数据的同步信号。  
在读取时，DQS与数据信号同时生成（也是在CK与CK#的交叉点）。而DDR内存中的CL也就是从CAS发出到DQS生成的间隔，DQS生成时，芯片内部的预取已经完毕了，由于预取的原因，实际的数据传出可能会提前于DQS发生（数据提前于DQS传出）。

DQS在读取时与数据同步传输 
而在接收方，一切必须保证同步接收，不能有偏差。这样在写入时，芯片不再自己生成DQS，而以发送方传来的DQS为基准，并相应延后一定的时间，在DQS的中部为数据周期的选取分割点（在读取时分割点就是上下沿），从这里分隔开两个传输周期。这样做的好处是，由于各数据信号都会有一个逻辑电平保持周期，即使发送时不同步，在DQS上下沿时都处于保持周期中，此时数据接收触发的准确性无疑是最高的。


TDQS,TDQS#                           output 
终端数据选通。当TDQS使能时，DM禁止，TDQS和TDDS提供终端电阻。 VDD 
电源电压，1.5V+/-0.075V VDDQ 
DQ电源，1.5V+/-0.075V。为了降低噪声，在芯片上进行了隔离 VREFCA 
数据的参考电压。VREFDQ在所有时刻（除了自刷新）都必须保持规定的电压

VSS
地 VSSQ 
DQ地，为了降低噪声，在芯片上进行了隔离 ZQ 
输出驱动校准的外部参考。这个脚应该连接240ohm电阻到VSSQ