本篇博客详细介绍了如何利用quartus11.0和modelsim进行FPGA项目的PWM波形仿真。首先在quartus中设置仿真工具为ModelSim和Verilog HDL，接着生成仿真文件并编写测试代码。通过创建HDL Design File从Block1.bdf转换为Block.v，并将Block.v设为顶层文件。最后在modelsim中进行RTL仿真，得到占空比为30%的PWM输出波形。该教程旨在为初学者提供一个清晰的FPGA仿真操作流程。
接着（一）来写：
12.在编译完成之后，我们需要用modelsim对其进行仿真，首先，在导航栏中选定Cyclone Ⅲ，右键打开setting，在simulation中选择ModelSim，Verilog HDL，说明我的放纵软件时modelsim，仿真语言用verilog编写；
13.然后再工具栏选定Processing—Start—Start Test Bench Template Write，这一步是建立在上一步的基础，否则该操作不会生成仿真文件；
14.生成的仿真文件如下图，帮我们例化了接口，提供了一个模板，该文件默认存放于simulation文件夹下，默认名称为Block10.vt；
15.编写仿真文件如下图，就是给定输入，记住图中module之后的名称Block1_vlg_tst，之后有用；
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