吐个槽！

最近不止一个人跟我说什么先进工艺，foundary不再提供signoff标准了！

我承认, 我根本不信, 虽然我没搞过什么5nm。

先不猜测是哪家的foundary。就问以下几个问题。

难道foudary把做test chip验证工艺良率的任务都不做了吗？

你会用一个没有silicon provoen的库来量产？

你用这个工艺，以及这个单元库，你不先了解一下良率是多少吗？

如果拿到这个数字的话，你不需要知道这个良率是在什么条件下得到的吗？

这些条件，就是signoff的依据。

signoff guide，你别告诉我你没要。

你没要，那是你的问题，不是foundary没给好吗？

更不是foundary不想承担责任。

除非一种可能，不想跟你做生意。

1

进行timing signoff，我需要知道signoff哪些corner，以及uncertainty， derating怎么设置。

2

有了LVF后，可以说process variation已经放进去了。理论上，我们是不需要在考虑local variation了。

但是这里面还是有一定的问题。

就是在超低压状态下。cell delay的分布会显示出非高斯特性分布。这就导致的mean delay的偏移，以及长尾效应。

而由于hold的特殊性（与频率无关），所以除了LVF外，可能还会增加一些gardband，来保证良率。

另外对于互联线的derate，是不包含在LVF中的。因此对于互联线，需要加上一个ocv的margin。

而对于net的variation，LVF里没有，当然需要foundary来提供。

3

最后就是uncertainty值，一般来说，电压越低，uncertainty越大。

这里不讨论PLL的jitter问题。这个跟PLL的特性有关。

由于LVF已经覆盖了local process variation，uncertainty不应再含有这部分。

uncertainty可能需要考虑一些没有cover到的timing corner，以及可能存在的工具的精度问题。

这里还是要看foundary的建议。因为加多了，会导致over design。加少了，可能良率会有一定的影响。

但是这部分不是必须的。如果foundary认为，其提供的LVF中已经有了足够的margin，有些工艺也不需要额外加uncertainty。

4

回到本文开始，我想请问，像这些设置，在foundary不提供信息的状态下，你怎么设置？

对于大多数公司来说，不可能都能参与foundary的工艺研发，他们就不能进行芯片设计了吗？

当然，不排除你牛，能搞出来。我觉得称你为国内PD第一人也不为过。

不过，为什么不让foundary给点建议呢，毕竟都付了几千万美金来流片了。

end

当然，对于这个guide，你可以不follow，很多大公司有自己的signoff标准，自己做test chip。

原因不是foundary提供的数值不准，而是想避免overdesign。

所以，与其担心foundary提供的guide不准，不如想想，怎么避免overdesign吧。

不是加更多的margin才显得牛，而是，能够判断出更少的margin，但是芯片回来后，却能够符合要求。

这样的人，真的不多。

注

这里说的是用的foundary指定的标准单元库。如果是第三方，可能还需要让第三方来提供相应的参数。