FPGA项目（14）——基于FPGA的数字秒表设计

最新推荐文章于 2024-08-20 10:07:58 发布

嵌入式小李

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分类专栏： FPGA项目文章标签： fpga开发电子秒表

本文链接：https://blog.csdn.net/guangali/article/details/135328251

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本文详细描述了一款基于FPGA的电子秒表的设计过程，包括功能需求、时钟分频、数码管显示以及控制逻辑。文章强调了该课题在学术研究、技术实践、FPGA应用推广和团队合作方面的价值。

摘要由CSDN通过智能技术生成

1.功能设计

设计内容及要求:
1.秒表最大计时范围为99分59. 99秒
2.6位数码管显示，分辨率为0.01秒
3.具有清零、启动计时、暂停及继续计时等功能
4.控制操作按键不超过二个。

2.设计思路

所采用的时钟为50M，先对时钟进行分频，得到100HZ频率的信号，然后在该信号的驱动下，对秒表的各个单位进行累加

分频的代码为：

module fenpin(
input	clk_in,			//输入的时钟 50M
input	rst,			//复位信号
output	clk_out			//分频后的输出信号  100HZ
);


parameter    hz_num=19'd500_000;		//分频系数  50M/100=500K
//parameter    hz_num=19'd5;				//仿真时使用 （仿真的时候，分频系数要小一些，否则看不到分频效果，下载到板子上时，此参数改为500K）

reg			clk_hz;
reg	[18:0]	hz_cnt;

//产生100hz的模块
always @(posedge clk_in or negedge rst) begin
	if(!rst)
		begin
		hz_cnt<=19'd0;
		clk_hz<=1'b0;
		end
	else if(hz_cnt==hz_num/2-1)
		begin
		hz_cnt<=19'd0;
		clk_hz<=~clk_hz;
		end
	else
		hz_cnt<=hz_cnt+1;
end

assign clk_out=clk_hz;

endmodule

仿真截图为：（仿真时记得把分频系数改小）

可见，分频成功！

显示模块：

本次所采用的是数码管显示，6位独立数码管，每个数码管都静态显示（FPGA用了6*8=48个管脚来驱动这些数码管，所以用不上数码管动态显示的知识，这种做法会降低代码编写的难度，但是会增大FPGA的IO口资源消耗！）

代码为：

module segshow(
input 				clk,
input				rst,
input	[3:0]		data,
output  reg [6:0]	seg_led
);

always @(posedge clk or negedge rst) begin
	if(!rst)
		seg_led<=7'b1000000;
	else
		begin
			case(data)
		    4'd0 : seg_led <= 7'b1000000; //显示数字 0
            4'd1 : seg_led <= 7'b1111001; //显示数字 1
            4'd2 : seg_led <= 7'b0100100; //显示数字 2
            4'd3 : seg_led <= 7'b0110000; //显示数字 3
            4'd4 : seg_led <= 7'b0011001; //显示数字 4
            4'd5 : seg_led <= 7'b0010010; //显示数字 5
            4'd6 : seg_led <= 7'b0000010; //显示数字 6
            4'd7 : seg_led <= 7'b1111000; //显示数字 7
            4'd8 : seg_led <= 7'b0000000; //显示数字 8
            4'd9 : seg_led <= 7'b0010000; //显示数字 9		
            default : seg_led <= 7'b1000000;
        endcase
		end
end

endmodule

仿真截图：