数字电路IC设计—流水线的艺术

参考：《硬件架构的艺术》第六章
流水线技术，即在较长的组合逻辑路径中合适的位置，插入寄存器用来暂存组合逻辑运算的中间结果。流水线技术可以提高系统允许的时钟频率，代价是额外多用些寄存器资源。时钟频率越大，系统的数据吞吐速率就越大。

我们从具体的例子来考虑，假设现有两个触发器FFA和FFB，触发器A和B之间有一长串组合逻辑，组合逻辑的最大路径延迟时间为T_comb。为方便考虑，我们假设两个触发器的保持时间，建立时间，时钟到输出延迟都远远小于T_comb，而且时钟本身的偏移、抖动可以忽略。那么，这个简单电路的最大允许时钟频率是多少呢？

很明显，第一个时钟上升沿后，组合逻辑的输入变了，在第二个上升沿到来前，组合逻辑的输出必须稳定。即两个时钟上升沿之间，一个周期的时间内，组合逻辑的输出必须达到稳定。也就是说一个时钟周期必须大于T_comb。那么最大允许的时钟频率就是1/T_comb。

而插入寄存器分割组合逻辑可以有效的降低T_comb，进而提高允许的时钟频率。

什么才是插入寄存器的合适位置呢？一般来说插入的寄存器要把复杂组合逻辑分成延迟相等的几部分。

那么如果考虑
触发器的时钟输出延迟T_CQ，
触发器的建立时间T_su，
时钟偏移T_skew，
时钟抖动T_JIT
这些因素呢？

我们依然要考察两个触发器之间路径延迟最大的那一条路径（一般是经过的逻辑门最多的那条路）。第一个时钟上升沿到FFA，经过T_CQ后，FFA的输出成功改变，并输入给组合逻辑电路，经过T_comb后，组合逻辑输出稳定，但还需要至少经过T_su的建立时间才能输出给FFB，而且FFB的上升沿又存在T_skew+T_JIT的可能偏差。
所以一个时钟周期至少为：T_clk=T_CQ+T_comb+T_su+T_skew+T_JIT这也就得出了该电路的最大时钟频率1/T_clk

数字电路领域的布线优化，工艺进步，流水线技术都是为了减小上述各种时间，增大时钟频率。