JESD204接口调试总结——Xilinx JESD204B数据手册的理解

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

---

时钟架构

设计中采用如下图所示时钟设计图，主要是refclk和coreclk分开的

图 3-1 显示了最通用和最灵活的时钟方案，其中使用单独的 refclk 和 glblclk 输入分别提供收发器参考时钟和内核时钟。 通过这种配置，参考时钟和内核时钟是物理上独立的时钟，可以在独立的频率下运行，没有额外的限制。 参考时钟可以在收发器限制范围内的任何频率运行，以选择线路速率。 内核时钟始终以所需的速率运行（串行线路速率的 1/40）

Reference Clock ——给JESDPHY的参考时钟 —— JESD204_PHY 中的 GTP/GTX/GTH/GTY 串行收发器需要稳定、低抖动的参考时钟，该参考时钟具有与器件和速度等级相关的范围。 在某些情况下，为内核时钟和参考时钟使用相同的时钟频率或源可能是有利的。 然而，这可能并不总是实用的。 了解对参考时钟和内核时钟施加的限制以及系统级含义&