《硬件架构的艺术》学习笔记(1)---亚稳态的世界

亚稳态理论

亚稳态是由于违背了触发器的建立和保持时间而产生的。如果信号在时钟上升沿前后的这段时间窗口内发生变化，那么输出将来是未知的或者称为“亚稳态”。这种有害状态的传播就叫做亚稳态。

图1形象的描述触发器的运转行为。假设球处在一个稳定的状态(0或者1)，给球一个足够（满足建立和保持时间的要求）的推力（状态转换），使这个球在规定的时间内越过山顶到达另一个稳定状态。倘若推力不够（不满足建立和保持时间的要求）则会发生以下两种现象：1）球到达山顶后停留一段时间后再到达另一个稳定状态；2）球还没到达山顶便返回原来的状态（产生毛刺）。这都会增加从时钟变化到稳定输出的延迟。

避免亚稳态

亚稳态发生条件

以下条件中，信号可能违背时序要求：

• 输入信号是异步信号。
• 时钟偏移/摆动（上升/下降时间）高于容限值。
• 信号在两个不同频率或者频率相同相位和偏移不同的时钟域下跨时钟域工作。
• 组合延迟使触发器的数据输入在亚稳态窗口（触发器的建立和保持时间之和）内发生变化。

亚稳态避免的方法

只能减少亚稳态发生的概率，并不能从根本上完全消除亚稳态。
方法一：采用多级同步器的方法。用一个完整的时钟周期来解决第一级同步触发器的亚稳态问题*（不包括第二级触发器的建立时间）*。

方法二：采用时钟倍频电路的多级同步器。（例如Alter的FPGA中具有这项技术）

同步器的类型

图4所示为类型A。对于异步输入信号比时钟周期大得多时最有效，一般采用两级同步器的结构。

当异步输入信号的宽度小于时钟周期时，上述同步器不再适用。则采用图5的B类型同步器。

（同时保证异步输入信号的相邻脉冲之间的宽度至少大于2个采样周期，否则会来不及采样，出现采样丢失的现象）