《硬件架构的艺术》学习笔记(4)---时钟分频设计

时钟分频设计

主要分享两部分：1）整数分频、2）小数分频。

1. 整数分频

整数分频又分为：1.1）偶数分频、1.2）奇数分频 {50%占空比}

1.1偶数分频

以4分频电路为例。

以计数器的方式来实现。当cnt = 0 和 cnt = 2 的（在cnt = 1 和 cnt = 3 ）时候将输出取反。需要两个always块便可以描述。

**verilog实现技巧：下述代码当中，采用<counter[0] == 1>**的方式作为条件于省略掉的代码相比较可以减少硬件资源。

module div_four(
  input  wire    clk,
  input  wire    rstn,
  input  wire    en,
  output wire    div_4
)