决策反馈均衡器介绍

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DFE全称为Decision Feedback Equalizer，即决策反馈均衡器。它是一种电信通信系统中常用的均衡器，在接收信号端实现等化器、滤波器和解调器的功能。DFE均衡器主要通过对接收信号进行反响（feedback）处理来避免多径干扰的影响。具体来说，DFE均衡器可以根据先前的决策信息，尝试预测下一个输入样本的信号状态，并使用其来提高接收信号的质量和稳定性。其运作的步骤如下：

1. 输入信号的采集：接收信号是通过天线采集到，并通过ADC转换为数字信号。
2. 前向均衡器：输入信号通过前向均衡器进行均衡，以消除来自多径干扰的影响。
3. 决策器：输入信号进入决策器中，依据已决策的信息来计算下一个输入样本的状态，并做出相应的判决。
4. 反向均衡器：由于来自决策器的判定仅准确到一定程度，因此需要通过反向均衡器进行反馈处理，来消除决策误差及抑制干扰信号。
5. 信号输出：通过输出端口输出均衡后的信号。
   DFE均衡器常用于高速数据传输系统中，以消除多径干扰，并提高信号的可靠性和稳定性。

判决反馈均衡器（Decision Feedback Equalier, DFE)，是目前SerDes中常见于于RX部分的一种均衡方式，能够有效提升RX的接收性能。

DFE 通常用于 SERDES 接收器 (RX)，以消除由有损信道引起的信号间干扰 (ISI)。 DFE 包括一个有限脉冲响应 (FIR) 滤波器、一个加法器和一个用于信号决策的切片器。 图 1 显示了一个三抽头 DFE 示例。 DFE 的优点是它可以在不放大噪声的情况下消除 ISI。 缺点是它无法纠正前向 ISI。

首先，使用 FIR 计算来自先前面信号的 ISI。 然后从输入信号中减去干扰。 最后，切片器做出符号判决并将信号输出回 FIR。 选择抽头值以最小化 ISI。 在此示例中，抽头值为 -0.223、-0.073 和 -0.033。 图 2 显示后信号采样点的干扰被去除。

在如图 3 所示的通道仿真中， Rx_Diff 组件中对DFE 启用“优化的初始抽头计算”，如图 4 所示。当仿真结束时，最佳抽头值将被写入文本文件。 图 5 的左图显示了禁用 DFE 的眼图，图 5 的右图显示了启用 DFE 的眼图。 我们可以看到 DFE 改善了眼图。



DFE的功能本质上是降低了码间干扰，减少了每个信号的拖尾，使每1bit的信号响应都比较集中，进而增强了接收端信号的质量。

先前我们在讲 中提到了信道的时域响应存在拖尾现象，拖尾会影响到下一个码元，也就是常说的码间干扰(ISI)，当然信道的非理想还包含串扰，反射等现象。对于比较高的信道插损，线性均衡CTLE的效果存在上限，需要进一步的均衡机制。

图1

如图1，时域上，一种最直接原始的想法是，如果能够根据当前码元的判决结果，将该码元的后续影响依次全部消减，就可以把当前码元ISI的影响降到最低，甚至消除。这也是DFE作用最直观的描述。

基于上述思路，那么重点就是该如何实施和实现，如何做到对信道的自适应，系统的鲁棒性如何提高，算法如何设计的高效等一些列问题？本系列将试着研究回答这些问题。

图2

图2单脉冲冲激响应包含了3个后标（postcursor）量，1011的数据经过信道后的波形是对应脉冲移位叠加的结果。其中第二个数据0很容易出现误判。如果能够准确的判断第一个码元的话，将结果延迟反馈到输入信号处，并适当减掉部分量，则第二个码元0就更容易判断准确。这也是判决反馈均衡器(Decision-Feedback Equalier)的字面含义。

实现时，对于连续输入数据Din，通过时钟Clk控制的采样器Sampler，得到采样数据Dout，经过Td的延迟，通过权重h1和h2与输入数据相加。合适的延迟时间td和权重h1，h2就能保证将输入数据的码间干扰降低或完全消除，如图3。

图3

图3结构，需要考虑如下两个问题：

第一，Dout如果仅仅是采样输入数据Din，会存在量化精度的问题，比如用多少位表示。量化后的信号，需要决定反馈的权重h1和h2的大小及符号，对于NRZ编码的信号，采样后可用1bit的量化器量化为逻辑信号0和1。对于PAM4编码的信号，采用后通常会采用多bit的量化器(比如用ADC实现)。方便后续的数据处理。

图4

第二，延迟时间Td。如图4所示，全速率的RX结构，假如用上升沿采样数据，需要在一个采样时钟周期，也就是需要1个UI的时间内，将前一个UI的影响体现到后续的采样数据上。这里可以简单的理解Td<1UI。如果不满足，则无法体现消除效果。

注意NRZ编码的采样器量化后，转化为1bit逻辑，是非线性的转化过程。

实际电路实现时，采样器也叫Slicer，Slicer和延迟单元合并起来可以用DFF来表示。如图4所示，其中时序关键路径是图中黄色反馈路径，需要满足DFF的建立时间Tsetup，响应时间Tck-q，加法器响应时间Tsum三者之和小于1UI时间。

Tsetup+Tck-q+Tsum<1UI

图5

图5是最基本的DFE结构。其中Clk时钟频率和数据率相等(NRZ编码)。称之为全速率(Full-Rate)直接反馈(Direct Feedback)架构DFE。

图6给出了全速DFE对信号的均衡效果，Din经过1个Tap补偿后，输出波形Dout。可以看到对于高频数据，其判决幅度明显增大，更大概率判断处正确数据。

图6

Part2 DFE架构介绍

采样DFF的延迟时间Tck-q并没有明显减小，DFE反馈关键路径时序变得越来越难以满足。因此需要从结构上改进和优化这些问题。

随着数据速率的提高，图5的DFE有很多改进和优化结构。主要从这两方面分类。

首先是采样工作速率，分为全速率(Full-Rate)，半速率(Half-Rate)，1/4速率(Quarter-Rate)等等。

其次从时序关键路径，分为直接反馈(Direct Feedback)和开环(Loop Unrolled)结构。开环结构也称之为预判(Speculation)结构。预判式(Speculative)结构的Slicer个数会增加一倍。常见的是将h1这条关键路径进行开环，保证时序。在一些文献中，也见到过将前2个Tap全部使用预判结构，缺点是会使用比较多数量的Slicer。

图7是相对于图5结构对应的半速率实现形式，图中包含了h1和h2的时序路径中包含的各时间参数，以及需要满足的时序约束。注意半速率结构的采样时钟是数据率的一半，也就是使用的奈奎斯特频率时钟频率，奇(Odd)偶(Even)分别使用反相时钟clk和clkb进行交替采样。

图7

这里就要思考下采用半速率的得与失了。采用半速率，DFE部分的面积和功耗都会增加，那么优势是什么？其实从系统上看，功耗还是会减低的，主要是时钟产生电路PLL和时钟路径的功耗会有明显的减低。同时更低速时钟频率也能适当降低电路设计难度。

图8为全速率预判式DFE结构图，Tap1采用了预判结构，Tap2直接反馈。可以看到通过提前将h1和输入进行加减，并通过前一码元的结果对当前码元的结果进行选择。可以看到，这里边有3个加法器(Summer)