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RSS订阅原创 【Verilog】11 验证——编写测试验证程序(test bench)、波形产生、从文本文件中读取向量、向文本文件中写入向量
【代码】【Verilog】11 验证——编写测试验证程序(test bench)、波形产生、从文本文件中读取向量、向文本文件中写入向量。
2023-08-30 17:01:50
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原创 【Verilog】10.9-10.8 其他论题——值变转储文件（VCD）、指定程序块(specify）、强度、竞争状态
【代码】【Verilog】10.9-10.8 其他论题——值变转储文件（VCD）、指定程序块(specify）、强度、竞争状态。
2023-08-30 10:43:06
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原创 【Verilog】10.7-10.8 其他论题——层次路径名、共享任务和函数
【代码】【Verilog】10.7-10.8 其他论题——层次路径名、共享任务和函数。
2023-08-29 19:13:44
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原创 【Verilog】10.4-10.6 其他论题——禁止语句、命名事件、结构描述方式和行为描述方式的混合使用
禁止语句是过程性语句（因此它只能出现在 a l w a y s或i n i t i a l语句块内）。禁止语句能够在任务或程序块没有执行完它的所有语句前终止其执行。它能够用于对硬件中断和全局复位的建模。
2023-08-29 18:42:33
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原创 【Verilog】10.3 其他论题——系统任务和系统函数
Verilog HDL提供了内置的系统任务和系统函数，即在语言中预定义的任务和函数。它们分为以下几类
2023-08-29 17:35:45
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原创 【Verilog】10.1~10.2 其他论题——系统任务和系统函数
函数，如同任务一样，也可以在模块不同位置执行共同代码。函数与任务的不同之处是函数只能返回一个值，它不能包含任何时延或时序控制（必须立即执行），并且它不能调用其它的任务。此外，函数必须带有至少一个输入，在函数中允许没有输出或输入输出说明。函数可以调用其它的函数。
2023-08-29 16:06:04
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原创 【shell实战之】图形化桌面环境中的 脚本编程——创建文本窗口部件
【代码】【shell实战之】图形化桌面环境中的 脚本编程——创建文本窗口部件。
2023-08-26 16:01:32
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原创 【shell实战之】下载 shell 脚本函数并将其用于自己的应用程序
【代码】【shell实战之】下载 shell 脚本函数并将其用于自己的应用程序。
2023-08-26 11:28:08
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原创 【shell实战之】在命令行中使用函数
在命令行中直接定义 shell 函数的一个明显缺点是，在退出 shell 时，函数也会消失。对复杂的函数而言，这可是个麻烦事。有一种非常简单的方法可以解决这个问题：将函数定义在每次新 shell 启动时都会重新读取该函数的地方。. bashrc 文件就是最佳位置。不管是交互式 shell 还是从现有 shell 启动的新 shell，bash shell在每次启动时都会在用户主目录中查找这个文件。可以直接在用户主目录的.bashrc 文件中定义函数。大多数 Linux 发行版已经在该文件中定义。
2023-08-26 11:16:06
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原创 【JESD79-5之】14 DDR5模块Rank和Channel的时序（DDR5 Module Rank and Channel Timings ）
【代码】【JESD79-5之】14 DDR5模块Rank和Channel的时序（DDR5 Module Rank and Channel Timings ）
2023-08-25 20:19:53
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原创 【JESD79-5之】13 电气特性和交流时序（Electrical Characteristics & AC Timing ）
用于计算时间参数的软件算法受到来自许多来源的舍入误差的影响。例如，一个系统可能使用一个标称频率为2200 MHz的内存时钟，或者一个时钟周期为0.454545…ns。类似地，一个内存时钟频率为2800 MHz的系统在数学上产生的时钟周期为0.357142…ns。在大多数情况下，不可能精确地表示小数点后的所有数字，并且必须进行舍入，因为DDR5 SDRAM规范为时间参数建立了1 ps的最小粒度。必须定义舍入规则，以便在不违反设备参数的情况下优化设备性能。
2023-08-25 20:16:53
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原创 【JESD79-5之】12 输入/输出电容（Input/Output Capacitance）
【代码】【JESD79-5之】12 输入/输出电容（Input/Output Capacitance）
2023-08-25 20:03:15
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原创 【JESD79-5之】11 IDD, IDDQ, IPP规格参数和测试条件（IDD, IDDQ, IPP Specification Parameters and Test conditions）
【代码】【JESD79-5之】11 IDD, IDDQ, IPP规格参数和测试条件（IDD, IDDQ, IPP Specification Parameters and Test conditions）
2023-08-25 19:57:15
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原创 【JESD79-5之】9 AC & DC输出测量电平和时序（AC & DC Output Measurement Levels and Timing）
Rj：服从高斯分布的随机性抖动；Dj：有界限的确定性抖动。DDR5 设备输出抖动不能超过表 461 中指定的最大值。
2023-08-25 19:20:44
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原创 【JESD79-5之】8 AC & DC 输入测量标准（AC & DC Input Measurement Levels）
时钟被驱动到DRAM，可以通过L/RDIMM模块的RCD来实现，也可以通过U/SODIMM模块的主机来实现（图184）。接收机DQS(脉冲)输入电压灵敏度测试提供了在没有码间干扰(ISI)，抖动(Rj, Dj, DCD)和串扰噪声的情况下测试接收机对不同输入电压的灵敏度的方法。接收机数据输入电压灵敏度测试提供了在没有符号间干扰(ISI)，抖动(Rj, Dj, DCD)和串扰噪声的情况下测试接收机对不同输入电压的灵敏度的方法。
2023-08-21 19:32:13
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原创 【JESD79-5之】7 AC & DC全局定义（AC & DC Global Definitions）
本节介绍了比特误码率（ BER ）和所需统计置信水平的概述。BER 的概要，及期望的统计置信水平。本文档描述了与Rx Stressed Eye, Tx DQS Jitter, Tx DQ Jitter and Input Clock Jitter协议规范中定义的Jitter参数相关的UI and NUI Jitter 定义。如果在时间点t1、t2、…、tn-1、tn、...、tK处计算或测量了多个UI边沿，其中K是采样的最大数量，则任意时刻“n”的UI抖动定义如图175所示，其中T为理想的UI大小。
2023-08-21 17:29:00
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原创 【JESD79-5之】6 AC & DC工作条件（AC & DC Operating Conditions）
6.2 推荐DC工作额定值史上最牛总结！电源完整性设计请看这一篇_电子开发圈的博客-CSDN博客_电源完整性设计
2023-08-21 17:13:29
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原创 【JESD79-5之】5 片上终端-5（On-Die Termination for Loopback Signals）
【代码】【JESD79-5之】5 片上终端-5（On-Die Termination for Loopback Signals）
2023-08-21 16:36:36
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原创 【JESD79-5之】5 片上终端-4（On-Die Termination for CA, CS, CK_t, CK_c）
【代码】【JESD79-5之】5 片上终端-4（On-Die Termination for CA, CS, CK_t, CK_c）
2023-08-21 16:33:38
175
原创 【JESD79-5之】5 片上终端-2（ODT Modes, Timing Diagrams and State Table）
【代码】【JESD79-5之】5 片上终端-2（ODT Modes, Timing Diagrams and State Table）
2023-08-21 16:13:19
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原创 【JESD79-5之】5 片上终端-1（On-Die Termination for DQ）
【代码】【JESD79-5之】5 片上终端-1（On-Die Termination）
2023-08-21 16:01:36
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原创 【JESD79-5之】3 功能描述-5(Mode Registers)
表格24展示了DDR5 SDRAM的模式寄存器。在一个寄存器字节（MR#）中，每一位都被标注为“R”，如果它可以读取但不能写入；标注为“W”，如果它可以写入但读取该位将始终产生零；标注为“R/W”，如果它既可以读取又可以写入。此外，将只读DRAM位与仅主机可写的位组合在一起被标注为“SR/W”位。该位允许DRAM在读取该位时返回定义的状态（SR = 状态读取），与主机可能写入的位无关。denote：表示，指示R：可读，不可写W：可写，读返回0R/W：可读，可写。
2023-08-18 20:35:18
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原创 【JESD79-5之】3 功能描述-4(Mode Register Definition)
Mode Register Read（MRR）命令用于从DDR5-SDRAM寄存器中读取配置和状态数据。MRR命令在CS_n和CA [13：0]处于命令真值表定义的正确状态时启动。模式寄存器地址操作数（MA [7：0]）允许用户选择256个寄存器之一。模式寄存器内容在突发的第二个8 UI中可用，并在MRR命令后的RL之后重复在所有DQ上。为避免潜在的最坏情况，每个奇数DQ位（表示为！）的内容都应该被反转。突发中的数据（BL0-7）应该是“0”或“1”，其中“1”表示后面的UI（BL8-15）的内容被反转。
2023-08-18 20:11:40
571
原创 【JESD79-5之】3 功能描述-3(RESET and Initialization Procedure)
【代码】【JESD79-5之】3 功能描述-3(RESET and Initialization Procedure)
2023-08-18 19:38:54
238
原创 【JESD79-5之】3 功能描述-2(Basic Functionality)
【代码】【JESD79-5之】3 功能描述-2(Basic Functionality)
2023-08-18 19:23:13
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