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han_shazi

已于 2022-09-22 10:44:30 修改

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文章标签： fpga开发

于 2022-09-12 10:44:03 首次发布

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module flip_flop(
  input clk,
  input L,
  input r,
  input Q,
  output reg Q1
);
always@(posedge clk)begin
    Q1<=L?r:Q;
end
endmodule
module top_module (
    input [2:0] SW,      // R
    input [1:0] KEY,     // L and clk
    output [2:0] LEDR);  // Q
    flip_flop(KEY[0],KEY[1],SW[0],LEDR[2],LEDR[0]);
    flip_flop(KEY[0],KEY[1],SW[1],LEDR[0],LEDR[1]);
    flip_flop(KEY[0],KEY[1],SW[2],LEDR[2]^LEDR[1],LEDR[2]);
endmodule