HDLBits练习Fsm ps2data

Fsm ps2data

本题与上题的不同之处在于需要一个寄存器存储输入数据，然后在done之后输出；虽然是利用上题的状态转换，即组合逻辑，但是测试时发现单个时钟输入两个数据，但只取上升沿数据，所以需要使用时序逻辑。

module top_module(
    input clk,
    input [7:0] in,
    input reset,    // Synchronous reset
    output [23:0] out_bytes,
    output done); //

    // FSM from fsm_ps2

    // New: Datapath to store incoming bytes.
    parameter B1=2'd0,B2=2'd1,B3=2'd2,Dn=2'd3;
    reg [1:0] state;
    wire [23:0] memo;
    // State transition logic (combinational)
    always@(posedge clk)begin
        if(reset)
            state<=B1;
        else case(state)
            B1:begin
                state<=in[3]?B2:B1;
                memo[23:16]<=in;
            end
            B2:begin
                state<=B3;
                memo[15:8]<=in;
            end
            B3:begin
                state<=B1;
                memo[7:0]<=in;
            end
        endcase
    end
    // Output logic
    //由于需要保持一个周期高电平，所以选择了时序逻辑输出done,
    //且done在state==B3后就拉高，同时需要满足非复位。
    always@(posedge clk)
    if(state==B3&&~reset)
        done<=1'd1;
    else
        done<=1'd0;
    assign out_bytes=done?memo:24'd0;
endmodule