FPGA与Verilog学习、以及逻辑门补充

最新推荐文章于 2022-09-23 16:43:18 发布

tunyalana

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分类专栏：笔记

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本文介绍了Verilog编程语言的基础知识，包括wire和reg数据类型的使用，always块的功能以及信号的四种状态。wire类型常用于表示线网型信号，reg则通常表示寄存器。always关键字用于实现组合逻辑和时序逻辑赋值，同时讲解了verilog中信号可能存在的0、1、x、z四种状态的含义。

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逻辑门

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参考文章：https://zhuanlan.zhihu.com/p/259510505
Verilog入门：
参考文章：https://vlab.ustc.edu.cn/guide/doc_verilog.html

wire ：线网型数据类型，用于表示线网型信号，与实际电路中的信号连线相对应。wire是verilog中的默认数据类型。
reg ：一般表示寄存器类型数据，不过并不绝对，记住一条原则：在always块内被赋值的信号应定义成reg型，用assign语句赋值的信号应定义成wire型。

always ：除assign外，另外一种实现赋值操作的关键字，两者都不可嵌套，区别在于，assign语句只能实现组合逻辑赋值，且一个assign语句后面只能跟一条赋值表达式。而always即能实现组合逻辑赋值，又能实现时序逻辑赋值操作，且可以包含多条赋值表达式，多条赋值表达式，则应位于begin/end对中间。

verilog中，信号共有4种状态"0、1、x、z"，分别表示低电平、高电平、不确定态和高阻态。对于没有进行初始化的信号，一般处于不确定态（x），高阻态表示该信号没有被其他信号驱动，经常用于有多个驱动源的总线型数据上。