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RSS订阅原创 用c语言产生随机数的方法
用c语言产生随机数的方法可能大家都知道C语言中的随机函数random，可是random函数并不是ANSI C标准，所以random函数不能在gcc,vc等编译器下编译通过，那么我们如何实现呢？rand()函数；C语言中的rand()函数可以用来产生随机数，但并非真正意义上的随机数，它是一个伪随机数，根据函数srand()，我们可以称它为种子，为基准以某个递推公式推算出来的一系数，当这系列数很大的时候，就符合正态公布，从而相当于产生了随机数，但这不是真正的随机数，当计算机正常开机后，这个种子的值是定了的
2021-11-24 23:14:41
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原创 轻松实现将NIOS II中两个hex文件合并成一个hex文件的方法
在NIOS II 中经常会将两个hex文件合并成一个，方法有很多种.这里介绍一种间接的将原本硬件和软件生成的hex文件转换成一个hex一、该语句将硬件生成的FF_C4.sof文件转化成hwimage.flash文件；sof2flash --input=FF_C4.sof --output=hwimage.flash --epcs -verbose二、该语句将eclipse产生的 FF.elf 文件转化成 swimage.flash 文件；elf2flash --input=FF.elf --out
2021-11-23 19:31:35
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原创 NIOS II 工程复制报错的解决方法
1、将原有工程复制一下，更改名字2、更改为新工程路径3、打开工程后，发现无工程，此时需要手动添加4、右键空白处选择import5、在弹出的窗口中选择general–>existing projects into workspace–>next6、选择要导入的工程F30和F30_bsp7、选择工程后直接导入，根据实际情况选择8、导入完成，但此时的工程是之前的工程，如果不处理，会出现很多报错9、注意此处要把路径更改为现工程的路径—>保存–>编译10、此
2021-08-31 11:14:31
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原创 xilinx的FPGA命名规则
xilinx的FPGA 芯片字母的命名规则“XC”中 的C代表的温度等级Temperature grade ，这里是商用(Commercial)Notes:Automotive parts use “XA” instead of “XC”.：汽车级别用XA开头XA3S1000-4FGG456IQML-certified parts use “XQ” instead of “XC”.级别比较高我们也不碰Aerospace parts have an “R” after “XQ” ins
2021-06-16 13:00:01
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原创 用verilog实现有趣的洗衣机状态转换
/洗衣机控制器的设计//A） 设计一个电子定时器，定时时间为99秒，控制洗衣机作如下运转：//启动→正转 20 秒→暂停 10 秒→反转 20 秒→暂停 10 秒→定时时间未到回到“正转 20 秒→暂停 10 秒→……”，定时到则停止；//B） 若定时到，则停机发出LED全亮作为指示信号；//C） 用数码管显示洗涤的剩余时间（秒数），按倒计时方式对洗涤过程作计时显示，直到时间到，停机；洗涤过程由按下key按键开始；//用LED分别表示“正转”、“暂停”、“反转”三个状态。学习过程中的小项目，拿到
2020-12-17 16:09:51
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原创 fpga领域--uart异步串行通信--uart接收模块---顶层调用模块3
接上两个博文中uart串行通信 接收模块和数码管显示模块，下边调用两个模块https://blog.csdn.net/hdzjwell/article/details/110880094 数码管显示https://blog.csdn.net/hdzjwell/article/details/110879852 uart接收模块`define NONE 0`define ODD 1`defin
2020-12-08 19:40:38
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原创 fpga领域--uart异步串行通信--uart接收模块--数码管显示2
数码管显示写起来非常简单并且可以被顶层调用，下边附代码。module seventobe (input wire clk,input wire rst,input wire[23:0] number,output reg [7:0] seg, //数码管段选output reg [5:0] sel //数码管片选);reg [25:0] cnt=0;localparam T=50_000;
2020-12-08 19:31:12
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原创 fpga领域--uart异步串行通信--uart接收模块1
uart rx 接收模块第一部分 接收模块第二部分 数码管显示第三部分 顶层调用//uart 接收模块// 宏定义 校验位`define NONE 0`define ODD 1`define EVEN 2`define SPACE 3`define MARK 4
2020-12-08 19:20:52
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原创 用verilog实现--简单的呼吸灯
呼吸灯控制一个LED灯在1s内从灭慢慢到亮，下一秒内从亮慢慢到灭。循环往复。LED的亮度可以由点亮时间与熄灭时间长度来控制。一个毫秒里，亮0us，灭1000us，下一毫秒亮1us灭999us，下一下毫秒里，亮2us灭998us，在下一毫秒里，亮3us灭997us，依次进行下去，直到1000us亮，0us灭。思路分析：1、不管led灯的亮灭都是1ms,这样我们可以直接定义时间T=50_000（1ms）;2、1ms=1000us，50M时钟的的1us=50个时钟周期;3、每增加1ms,同时也新增1u
2020-12-01 20:45:40
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原创 用verilog中状态机写交通灯
用verilog状态机写交通灯//交通信号灯的控制程序//A）红灯亮20s后黄灯亮，黄灯亮10s后绿灯亮，绿灯亮20s后黄灯亮，黄灯亮10s后红灯亮，如此循环。//B）以led0作为红灯，led1作为黄灯，led2作为绿灯。module traffic_lights(input wire clk,input wire rst,output reg [7:0] led);
2020-11-29 21:08:30
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原创 初学FPGA--简单易学的流水灯
初学FPGA–简单易学的流水灯初学者必会的流水灯module led (input wire clk,input wire rst,output reg [7:0] led);reg [25:0] cnt;localparam T=50_000_000; //1秒always@(posedge clk or posedge rst) beginif(rst) cnt<=0;e
2020-11-29 19:02:48
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原创 基于FPGA-用verilog语言描绘3种led灯状态变化，采用嵌套方式实现
用verilog状态机设计3种状态，采用嵌套方式实现。（1） 8路彩灯同时亮灭；（2） 从左至右逐个亮（每次只有1路亮）；（3） 8路彩灯每次4路灯亮，4路灯灭，且亮灭相间，交替亮灭。module color_led(input wire clk,input wire rst,output reg [7:0] led);//定义计时器reg [25:0] cnt=0;localparam T=50_000_000;alwa
2020-11-21 20:01:11
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原创 用verilog 实现83译码器
**## ****//初学verilog 用verilog 实现83译码器******module decoder83(input wire clk,input wire rst,input wire [7:0] indata,output reg [2:0] out);always@(posedge clk or posedge rst) beginif(rst) //高电平有效 out<=3'b000;else.
2020-11-21 19:46:07
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用verilog实现有趣的洗衣机状态转换
2022-08-02
皮秒分辨率的FPGA-TDC技术研究.pdf
2021-07-05
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