verilog综合小结

一：基本
Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。

二：verilog语句结构到门级的映射

1. 连续性赋值：assign
   连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。
2. 过程性赋值：
   过程性赋值只出现在always语句中。
   阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。
   建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。
   过程性赋值的赋值对象有可能综合成wire,latch,和flip-flop，取决于具体状况。如，时钟控制下的非阻塞赋值综合成flip-flop。
   过程性赋值语句中的任何延时在综合时都将忽略。
   建议同一个变量单一地使用阻塞或者非阻塞赋值。
3. 逻辑操作符：
   逻辑操作符对应于硬件中已有的逻辑门
4. 算术操作符：
   Verilog中将reg视为有符号数，而integer视为有符号数。因此，进行有符号操作时使用integer,使用无符号操作时使用reg。
5. 进位：
   通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。如：
   Wire [3:0] A,B;
   Wire [4:0] C;
   Assign C=A+B;
   C的最高位用来存放进位。
6. 关系运算符：
   关系运算符：<,>,<=,>=
   和算术操作符一样，可以进行有符号和无符号运算，