SPI学习笔记

1、SPI定义

      SPI是串行外设接口(Serial Peripheral Interface)的缩写。是 Motorola 公司推出的一 种同步串行接口技术，是一种高速的，全双工，同步的通信总线。

2、通信方式

     ①全双工    ②同步传输   ③非差分    ④总线式，主从模式通信

3、SPI优缺点

     优点：①支持全双工通信；

                ②传输速率快；

                ③协议简单；

    缺点：没有指定的流控制，没有应答机制确认是否接收到数据，所以数据传输可靠性上有缺陷。

4、SPI协议详解

    1）：SPI的通信原理很简单，它以主从方式工作，这种模式通常有一个主设备和一个或多 个从设备，需要至少4根线，事实上3根也可以(单向传输时)。也是所有基于SPI的设备共 有的，它们是SDI(数据输入)、SDO(数据输出)、SCLK(时钟)、CS(片选)。
             ①  SDO/MOSI – 主设备数据输出，从设备数据输入;
             ②  SDI/MISO – 主设备数据输入，从设备数据输出;
             ③  SCLK – 时钟信号，由主设备产生;
             ④  CS/SS – 从设备使能信号，由主设备控制。当有多个从设备的时候，因为每个从设 备上都有一个片选引脚接入到主设备机中，当我们的主设备和某个从设备通信时将需 要将从设备对应的片选引脚电平拉低或者是拉高。

2）SPI的四种不同模式

     SPI通信有4种不同的模式，不同的从设备可能在出厂是就是配 置为某种模式，这是不能改变的；但我们的通信双方必须是工作在同一模式下，所以我们 可以对我们的主设备的SPI模式进行配置，通过CPOL（时钟极性）和CPHA（时钟相位）来 控制我们主设备的通信模式，具体如下：

    Mode0：CPOL=0，CPHA=0
    Mode1：CPOL=0，CPHA=1
    Mode2：CPOL=1，CPHA=0
    Mode3：CPOL=1，CPHA=1

时钟极性CPOL是用来配置SCLK的电平出于哪种状态时是空闲态或者有效态，时钟相位CPHA 是用来配置数据采样是在第几个边沿：
CPOL=0，表示当SCLK=0时处于空闲态，所以有效状态就是SCLK处于高电平时
CPOL=1，表示当SCLK=1时处于空闲态，所以有效状态就是SCLK处于低电平时
CPHA=0，表示数据采样是在第1个边沿，数据发送在第2个边沿
CPHA=1，表示数据采样是在第2个边沿，数据发送在第1个边沿

例如：
CPOL=0，CPHA=0：此时空闲态时，SCLK处于低电平，数据采样是在第1个边沿，也就是 SCLK由低电平到高电平的跳变，所以数据采样是在上升沿，数据发送是在下降沿。

CPOL=0，CPHA=1：此时空闲态时，SCLK处于低电平，数据发送是在第1个边沿，也就是 SCLK由低电平到高电平的跳变，所以数据采样是在下降沿，数据发送是在上升沿。

CPOL=1，CPHA=0：此时空闲态时，SCLK处于高电平，数据采集是在第1个边沿，也就是 SCLK由高电平到低电平的跳变，所以数据采集是在下降沿，数据发送是在上升沿。

CPOL=1，CPHA=1：此时空闲态时，SCLK处于高电平，数据发送是在第1个边沿，也就是 SCLK由高电平到低电平的跳变，所以数据采集是在上升沿，数据发送是在下降沿。

     

需要注意的是：我们的主设备能够控制时钟，因为我们的SPI通信并不像UART或者IIC通信 那样有专门的通信周期，有专门的通信起始信号，有专门的通信结束信号；所以我们的 SPI协议能够通过控制时钟信号线，当没有数据交流的时候我们的时钟线要么是保持高电平要么是保持低电平。

5、内部工作机制

SSPSR 是 SPI 设备内部的移位寄存器(Shift Register). 它的主要作用是根据 SPI 时钟信号状态, 往 SSPBUF 里移入或者移出数据, 每次移动的数据大小由 Bus-Width 以 及 Channel-Width 所决定.

6、SPI的通信速率

SPI是一种事实标准，由Motorola开发，并没有一个官方标准。已知的有的器件SPI已达到50Mbps。具体到产品中SPI的速率主要看主从器件SPI控制器的性能限制。

SPI最大传输速率受以下几个条件影响：

1. SPI的最大时钟频率
2. CPU处理SPI数据的能力
3. 输出端驱动能力（PCB所允许的最大信号传输速率）

SPI的最大时钟频率

一般情况下，SPI模块的最大时钟频率为系统时钟频率的1/2。虽然SPI的传输速率主要受限于CPU处理SPI数据的能力，但在同另一个非常高速率的SPI设备通讯时，SPI的最大时钟频率将有可能制约其传输速率。

CPU处理SPI数据的能力

通常情况下，考虑到系统中CPU有可能需要处理其他任务，以及对所接收SPI数据的具体运算处理方法，CPU处理SPI数据的能力将影响到整体的传输速率。

例如，系统在收到SPI数据后只是作简单的累加。如果当前SPI模块的时钟频率是1/2系统时钟频率，接收每一个SPI byte将需要16个系统时钟周期。那么在下一笔SPI数据接收到之前CPU有足够的时间来处理当前数据，此时SPI的最大传输速率即为系统时钟的1/2。

接下来考虑另外一种情形，假设CPU有50%的时间用于处理其他任务，同时对所接收到的每byte SPI数据，需要100个系统时钟周期来作运算处理。每接收1 byte SPI数据，CPU需要100个时钟周期来作处理，同时需要100个时钟周期来处理其他任务，因此总共需要消耗200个系统时钟周期。用公式表达如下：

200 *Tsysclk = 8 * Tspiclk;

spiclk = sysclk/25;

因此，在这个例子中，我们可以看出SPI的最大传输速率由CPU处理SPI数据的能力所决定。

输出端驱动能力

最后要考虑的因素是输出节点的驱动力。PCB上的微量电容和器件引脚的输出阻抗相结合，将会形成一个低通滤波器，限制设备间信号的传输速度。通常该滤波器的截止频率可以近似为：

Fmax = 1 /（2 × π × Rdrive * Ctrace）；

其中Rdrive是所驱动的最大阻抗值，Ctrace表示输出节点所驱动的所有微量电容的总和。

在固定阻抗条件下，电路的微量电容将成为制约SPI传输速率的因素。系统中如果设备间的距离非常短（Ctrace较小值），那么CPU的处理能力或SPI的时钟频率将是主要限制因素。如果系统中总线上有多个SPI设备，同时设备间的连线很长（Ctrace较大值），那么输出驱动能力将制约SPI的传输速率。

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本文是借鉴的，借鉴文章是：https://www.cnblogs.com/deng-tao/p/6004280.html

还有一篇文章详细介绍了IIC总线与SPI总线，并比较了各自的优缺点：https://zhuanlan.zhihu.com/p/260645027