FPGA布局及资源优化

开篇
这大半年一直在做一个高速板卡FPGA相关的方方面面的工作，包括前期FPGA架构布局设计，管脚验证，后期实现资源优化，最后到板卡调试。过程曲折艰辛，但是也收获良多。今天在这里记录下工作中零零散散的记录下来。
1.项目需求
FPGA ：V7-690T两片
Resource:两片FPGA通过X12 gth互联；每片FPGA使用48路serdes走光口与板外连接；每片FPGA使用SIROx4通过VPX与外界互联；每片FPGA使用PCIE X8与板上CPU Intel XEON互联；每片FPGA使用20对LVDS互联；CPLD控制FPGA上电时序/CPU启动/FPGA加载；每片FPGA挂载2路4GB DDR3。
2.FPGA架构设计问题
我们知道，FPGA片上分布着各种资源，如时钟，serdes，RAM，LUT，IO等。在进行FPGA规划时候，应当需要知道项目设计需求，以及需求 各模块之间的数据交织情况，这样可以避免后续FPGA RTL设计出现时序很难优化的情况。
对应这个情况，举一个简单的例子。如果一个FPGA工程中含有一个PCIE和一个DDR接口，并且，需要用到PCIE与外部设备进行大量数据块上传和下载方面的传输。那么DDR作为PCIE的一个缓存接口，最优的方案是在FPGA内部对PCIE接口和DDR接口尽量靠近放置。这样FPGA RTL设计的时候时序很容易达到最优。在V7-690T FPGA中，可以将PCIE放置的最优位置如下图。

同时，我们也知道，在V7-6