TS解扰速率计算公式备忘

    今天经理想了解解扰速率的计算方式，自己用笔在草纸上划了半天才回忆起来。把推导的过程记录下来，做为备忘。

    解扰器的输入时钟一共2个，分别为27MHz的TS_IOCLK和81MHz的TS_DCLK。前者是解扰器接收TS输入的时钟，每一个有效的时钟周期接收一个字节的数据；后者是解扰器对TS数据进行解扰的时钟，之所以取值81MHz是因为在实现过程中要使用FPGA的PLL倍频获得较高速的解扰时钟，故选用27MHz*3。

    为了满足45Mbps的解扰速率，要计算一下在该速率下每个TS包（188字节）的处理时间，即( (8*188)/(45*10^6) )，用结果除上解扰时钟的周期时间（1/(81*10^6)）,结果为在该解扰时钟下满足45Mbps解扰速率的处理一个TS包允许的最大时钟周期数，经计算结果约为2707。

    可以知道，Fd为解扰时钟的频率，Fa为需要满足的解扰速率，T为处理一个TS包允许的最大时钟周期数，T=（Fd*188*8）/ Fa 。