verilog编码风格 --- 命名规则

最新推荐文章于 2023-12-27 17:10:50 发布
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文章标签： module 文档
  1. 一个module一个文件。

2. 文件名根据内容来命名，如果是task，那么名字的后缀应该加上_task来表示文件内是一些task。

3. 文件名要有意义，描述文件内容。

4. 第一个字符必须是字母，允许使用数字和字母以及下划线

5. 如果名字中有几个单词那么要用下划线隔开

6. 文档和代码中的名字要一致

7. 宏定义和参数全部用大写，其他最好都用小写

8. 宏定义要在顶层模块，因为它是全局的

9. 单个例化时，使用同模块相同的名字，如果有多个例化，加后缀

10.信号名的后缀有很多来表示信号的属性，如
  _z 高阻信号
  _b 低有效信号

11. 在自模块命名上，需要跟上所有上层模块名字作为前缀

12. 整个设计中使用一致的信号名

13. 信号名长度不超过32个字符
highball
关注
逻辑这回事（一）----编码规范
冬瓜
05-25 1118
基于ATPG的扫描测试要求被测试电路的所有触发器都使用特殊设计的具有扫描功能的触发器代替，使其在测试时链接成一个或多个移位寄存器链，这样，电路分成了可以分别进行测试的的纯组合电路和移位寄存器，电路中所有的状态可以直接从原始输入和输出端得到控制和观察，很明显，所有触发器的时钟都是要求外部可控的。使用generate/for和for循环结构时必须定义进程名（如果不命名，每次block综合的名字可能不一样，里面信号的hierarchy就会变化），使用进程名区分后，一个模块中的多个循环体可以使用同一个循环变量。
verilog变量命名规则
09-20
论坛摘下来的。
Verilog 命名规范
weiweiliulu的专栏
06-24 6520
虽然写了很久的代码，但是感觉自己命名规范这块一直欠佳。经常为起名而纠结。现在整理一些别人比较好的命名规范。后面遇到好的持续更新…… //====== 模块命名======// 1. 命名缩写：将模块英文名称的各个单词首字母结合起来，形成3到5个字符的缩写。 比如ArithmaTIc Logic
Verilog代码命名六大黄金规则.docx
06-16
关于Verilog代码中命名的六大黄金规则，包括：系统级信号的命名、低电平有效的信号、经过锁存器锁存后的信号、模块的命名、模块之间的接口信号的命名、模块内部信号
【chat】Verilog的命名规范（项目文件、模块、端口等）
最新发布
可信计算的博客
12-27 1166
当然，这些规范并不是强制的，不同的程序员可能有不同的风格和习惯。但是，遵循一些基本的规范可以使代码更容易被理解和维护，也可以提高代码的质量和效率。- 如果使用转义标识符（以反斜杠开头的名字），则必须在名字的末尾加上一个空格，例如\\add_34/carry [6]。- 模块名应该使用小写字母，单词之间用下划线分隔，例如reset_sync_gen。- 输入和输出端口应该使用大写字母，单词之间用下划线分隔，例如DATA_IN。- 参数和常数应该使用大写字母，单词之间用下划线分隔，例如REG_NUM。
Verilog代码命名六大黄金规则
zgmxs的专栏
02-17 3921
FPGA开发圈  关于Verilog代码中命名的六大黄金规则。 1. 系统级信号的命名。 系统级信号指复位信号，置位信号，时钟信号等需要输送到各个模块的全局信号；系统信号以字符串Sys开头。 2. 低电平有效的信号后一律加下划线和字母n。如：SysRst_n；FifoFull_n； 3. 经过锁存器锁存后的信号，后加下划线和字母r，与锁存前的信号区别。如CpuRamRd信号，经锁存后应命名...
verilog-format-WIN.zip
05-09
3. **变量和函数命名规则**：根据预设的命名约定，调整变量和函数的大小写、下划线使用等。 4. **注释处理**：保留并格式化注释，使其更易于理解。 5. **行宽限制**：限制每行代码的字符数，避免过长的行影响阅读。 ...
Freescale-Verilog-HDL-Coding.rar_verilog 规范
09-23
《飞思卡尔Verilog HDL编码规范》是针对Verilog硬件描述语言的一份详细指导文档，旨在提供一种标准和统一的编码风格，以提高代码的可读性、可维护性和可复用性。Verilog HDL是一种广泛应用于数字系统设计的语言，它...
verilog编码风格
05-07
本文将详细介绍Verilog编码风格指南，涵盖文件头、命名规则、编程书写风格、逻辑设计编码风格等方面的内容。 1. 编程书写和命名规范 编程书写和命名规范是Verilog编码风格的基础。一个良好的编程书写和命名规范...
verilog-format的配置文件
03-03
8. **命名约定**：如果项目有特定的命名规则，配置文件可以用来强制执行这些规则，例如大小写、下划线或驼峰式命名。 9. **保留空行**：控制在语句之间、函数或模块定义之间的空行数量。 在使用`verilog-format`时...
谈谈变量命名规范的重要性
08-31
下面小编就为大家带来一篇谈谈变量命名规范的重要性。小编觉得挺不错的，现在就分享给大家，也给大家做个参考。一起跟随小编过来看看吧
LDPC编码Verilog代码
08-25
LDPC编码Verilog代码 LDPC编码Verilog代码
Verilog 编码风格
weiweiliulu的专栏
06-24 244
感觉这个编码风格不错，后续会继续补充 //---- module下面回车 ，敲4次空格， //---- input 后面两个空格 //--- output 后面一个空格 //---- wire 后面一个空格 // ---- reg 后面一个空格 //---- 代码启行，统一4个空格 `timescale 1ns / 1ps module demo ( input wire [00:0] i_clk , input wire [00:0] i_rst , ou
Verilog 代码风格
DaMi_Blog的博客
05-18 1118
verilog 代码风格
Verilog代码风格
USB_ABC的博客
10-07 439
不管是什么语言，如果大家都用同一套的代码风格，那么交流起来就非常方便。除此之外，好的代码风格，还能让你的工作变得轻松一些。（使用sublime的代码补全功能，就无需担心这些复杂的变量名）。 如果你只使用Verilog，那么建议用匈牙利命名法。如果是Verilog和VHDL混用，则建议用传统命名法。因为VHDL不区分大小写，用传统命名法，有利于移植代码。 1、模块名跟文件名相同，都用小写，顶层文件要加上_top后...
【Verilog基础】Verilog语法之标识符（命名规范）
悟已往之不谏 知来者之可追
01-08 5673
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精通 Verilog HDL 设计之编码风格（6）命名规范化：专业的定义
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09-06 1927
每个模块加timescale，Vivado默认为“`timescale 1ns / 1ps”；一般可采用如图1、图2所示的两种写法来定义模块。建议使用如图2所示的写法。图1 模块定义写法1图2 模块定义写法2。
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