Verilog编程练习之1位全加器与4位全加器

最新推荐文章于 2024-05-20 15:38:09 发布
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1.用Verilog的门级描述方式写一个“1位全加器”， 生成RTL电路

File->new project wizard,后面除了需要填文件地址和名字的部分都可以next跳过。

然后选择new，创建Verilog文件

编程完毕后运行，然后通过tools->newlist viewers->RTL生成电路图

2. 采用Verilog模块调用子模块的方式，用4个上面的“1位全加器”级联方式，构成一个“4位全加器”（即串行全加器），生成RTL电路

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