Altera PLL IP核四种工作模式介绍

在例化PLL IP核时，有四种工作模式：

1、 标准模式
在标准模式下，PLL对GCLK网络所产生的延迟进行完全补偿。标准模式中的内部时钟是与输入时钟管脚相位对齐的。在此模式中，外部时钟输出管脚会产生相对于时钟输入管脚的相位延迟。因此，这种模式一般用于产生FPGA内部用时钟，但一般不将时钟输出给FPGA外部使用。 标准模式下PLL时钟之间的相位关系如下图所示。

2、源同步模式
如果数据和时钟同时到达输入管脚，那么在I/O单元输入寄存器的数据与时钟端口，数据与时钟之间的相位关系保持不变。此模式可用于源同步数据传输，只要I/O单元上的数据与时钟都使用同一I/O标准，这两个信号就会经历类似的缓冲器延迟。

源同步模式对时钟网络延迟进行补偿，包括下面两条路径之间的延迟差异：
(1)数据管脚到I/O单元寄存器的输入
(2)时钟输入管脚到PLL PFD输入
在QuartusII 软件中，需将I/O单元中的寄存器延时链的输入管脚设置成零，以用于源同步模式PLL锁定的所有数据管脚。所有数据管脚必须使用QuartusII 软件中的PLL COMPENSATED logic选项。

3、零延迟缓冲模式
在该模式下，外部时钟输出管脚与时钟输入管脚是相位对齐的，没有延迟。当使用该模式时，需要在输入时钟与输出时钟上使用同一I/O标准，以确保输入与输出管脚上的时钟对齐。因此，这种模式一般用于FPGA给外部输出时钟信号。 在该模式下，PLL时钟之间的相位关系如下图所示。

4、无补偿模式
在该模式下，PLL不对任何时钟网络进行补偿。这种模式能提供更佳的抖动性能，因为反馈到PFD中的时钟不经过某些电路。相对PLL输入，PLL内部以及外部时钟输出均有相位偏移。因此，一般不选用这种模式。在该模式下，PLL时钟之间的相位关系如下图所示。