可编程逻辑芯片的“心脏”：FPGA时钟网络（2）

前言

接着上期的文章继续跟大家探讨FPGA时钟网络的用法的种类。

2.4 DCM(数字时钟管理单元)

数字时钟管理器（DCM）是一种用于管理时钟且有助于时钟信号成形和操控的模块。DCM 内含一个延迟锁相环（DLL），可根据输入时钟信号，去除DCM 输出时钟信号的歪斜，从而避免时钟分配延迟，从实质上它是一个带延时的锁定环，具有对时钟进行偏移校正和生成不同相位，动态改变时钟的相位，生成相关倍频的时钟进行分频。K7系列不支持DCM组件。

DCM时钟结构

DCM共由四部分组成，如上图所示。其中最底层仍采用成熟的DLL模块；其次分别为数字频率合成器（DFS，Digital Frequency Synthesizer）、数字移相器（DPS，Digital Phase Shifter）和数字频谱扩展器（DSS，Digital Spread Spectrum）。不同的芯片模块的DCM输入频率范围是不同的。

端口信号说明：

CLKIN（源时钟输入）：DLL输入时钟信号，通常来自IBUFG或BUFG。

CLKFB（反馈时钟输入）：DLL时钟反馈信号，该反馈信号必须源自CLK0或CLK2X，并通过IBUFG或BUFG相连。

RST（复位）：控制DLL的初始化，通常接地。

CLK0（同频信号输出）：与CLKIN无相位偏移；CLK90与CLKIN 有90度相位偏移；CLK180与CLKIN 有180度相位偏移；CLK270与CL KIN有270度相位偏移。

CLKDV（分频输出）：DLL输出时钟信号，是CLKIN的分频时钟信号。DLL支持的分频系数为1.5，2，2.5，3，4，5，8 和16。

CLK2X（两倍信号输出）：CLKIN的2倍频时钟信号。

LOCKED（输出锁存）：为了完成锁存，DLL可能要检测上千个时钟周期。当DLL完成锁存之后，LOCKED有效。

2.5 MRCC