SoC设计与验证流程

最新推荐文章于 2024-07-20 22:31:46 发布
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分类专栏： SoC设计与验证 文章标签： Soc 验证 设计 verilog
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本文介绍了SoC设计前端流程，解释了为何Verilog能描述硬件，以及在SoC设计和FPGA开发中使用Verilog的区别。内容包括SoC设计方法、Verilog在硬件描述中的应用、FPGA与SoC的相似与不同，以及软件安装相关指导。
摘要由CSDN通过智能技术生成

Contents:

1、SOC设计前端流程

2、为什么verilog可以描述硬件？

3、在SOC设计中使用verilog，和FPGA为对象使用verilog，有什么区别？

4、SOC设计和FPGA开发这么像，那有什么区别呢？FPGA的代码例子，是不是都可以拿去流片？

5、软件安装

 

正文：

1、SOC设计前端流程

随着SoC的设计逐渐庞大，SoC从设计到验证的诸多流程有待探索。

一本系统性的书籍还是挺好的，推荐书籍：《SoC设计方法与实现》郭炜著：下载链接，《UVM实战》：下载链接

 

2、为什么verilog可以描述硬件？

        verilog只是把硬件对应逻辑块的功能用软件的形式给模拟出来了。然后用这个verilog代码工程，来仿真整个SOC系统。仿真验证通过后，才到真正制定电路这一步。

       对这个问题疑惑的话，是因为SOC

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huayangshiboqi
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SoC设计方法（二）：SoC设计与EDA工具—系统与验证
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
07-08 351
当前SoC的设计正朝着速度快、容量大、体积小、质量轻、功耗低的方向发展。推动该潮流迅猛发展的决定性因素就是使用了现代化的EDA设计工具。EDA是Electronics Design Automation（电子设计自动化）的缩写，是随着集成电路和计算机技术飞速发展应运而生的一种快速、有效、高级的电子设计自动化工具。对于一个复杂的SoC设计，直接由人工完成从系统应用到电路图或版图实现几乎是不可能的。一般来说，同时，每一步转换都需要用特定的EDA工具来进行验证，以保证转换的正确性，从而满足设计要求。
【数字IC验证快速入门】2、通过一个SoC项目实例，了解SoC的架构，初探数字系统设计流程
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SoC是基于通用处理器这样的思路进行设计的，与PC设计思路一样。即通用处理器是由 CORE + MEM 两部分组成，修改软件来实现不同的功能，电脑还是同一个电脑，硬件组成还都是一样的。SoC架构图四大组成部分：SoC总的架构图如下:对于核来讲，现在主流的核有三类：架构图，左上角为SoC系统的核，此处使用的是ARM 公司的Cortex-M3/M4内核。同时，I-Code表示指令代码，D-Code表示数据代码。JTAG用来调试芯片，下载调试程序使用。架构图，中间部分为SoC系统的存储，此处包含PFlash和SR
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其中 RTL 是一种针对数字集成电路的高级抽象层次，在RTL.级中，设计者不再关注时序逻辑和组合逻辑的连接关系与数量，而仅仅描述寄存器至寄存器之间的逻辑功能，Verilog HDL 与VHDL 均为RTL的硬件描述语言。由于静态时序分析不依赖外部激励，且可以对全部设计进行穷举检查，因此静态时序分析是SOC设计流程中的一项重要步骤，在逻辑综合和布局布线后均需要进行静态时序分析以进行检查。在设计过程中的多个生骤均可利用BDA工具对设计的功耗进行分析，从而指导设计的技术选代。后仿真也被称为时序仿真、门级仿真。
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