STM32F407时钟配置

1、系统时钟SYSCLK

在STM32F407中，除了一些特定的时钟（例如，USB OTG FS时钟，I2S时钟）外，系统所有外设的时钟均是通过SYSCLK来提供的。也就是说我们经常用到的外设时钟，都是通过SYSCLK分频得到的。下面是和SYSCLK相关的时钟树的图。

由图中可以看到，SYSCLK的来源主要有三个。

l  HSI 振荡器时钟

l  HSE 振荡器时钟

l   主 PLL (PLL) 时钟

下面分别来看下系统时钟SYSCLK的三个来源。

(1)    高速外部时钟HSE（4M~26M）

高速外部时钟是芯片内部的HSE振荡器产生的。高速外部信号（HSE）有两个时钟源

l  HSE外部晶振，这种方式是通过在OSC_IN和OSC_OUT接入外部晶振实现的。在这种模式下，因为晶振起振需要一定的时间，因此可以通过RCC 时钟控制寄存器(RCC_CR) 中的HSERDY 标志指示高速外部振荡器是否稳定。

l  HSE外部时钟，这种方式是指通过OSC_IN引脚输入一个外部时钟源，这个时钟源是外部产生的现成的时钟信号。在这种模式下，必须使用占空比大约为50%的外部时钟信号来驱动OSC_IN引脚。

(2)    高速内部时钟HSI

STM32F407内部自带一个16M的内部晶振，这个晶振产生的时钟信号可以直接用作系统时钟SYSCLK。也可以作为PLL的输入。内部晶振的优点是成本低，启动速度也比外部晶振要快，但是内部晶振的精度比外部晶振要差。可以通过RCC时钟控制寄存器(RCC_CR)中的HSIRDY 标志来判断HSI RC时钟信号是否稳定。

 

(3)    主PLL时钟

STM32F407具有两个PLL，用于产生不同的时钟信号。这里主要来讨论主PLL时钟。主PLL时钟的时钟源有两个信号，分别是上边提到的HIS信号和HSE信号。PLL通过把这两个信号倍频，分频等达到更高频率的时钟信号。一般来说，由于HIS和HSE的时钟频率较低，SYSCLK一般都不会选择HIS时钟和HSE时钟作为系统时钟，而主PLL产生的时钟一般会用作系统时钟。下面我们来看下主PLL的内部结构框图。

由图可以看出PLL的时钟源主要有两个：HSE时钟信号和HIS时钟信号。其中PLL_M，PLL_N，PLL_P，PLL_Q是一个分频器，而PLL_M是一个倍频器。假设图中经过PLL_N之后的时钟信号为PLL_VCO，PLL使用外部时钟信号HSE作为时钟源。那么有如下关系。

PLL_VCO  = （HSE / PLL_M）* PLL_N

 SYSCLK  =  PLL_VCO/ PLL_P

所以，如果外部晶振的频率已经确定了，那么确定PLL_M，PLL_N